Verilog数字系统设计——完成如下公式所表示的逻辑功能模块

题目

试编程完成如下公式所表示的逻辑功能模块：
out = a & （~b ⊕ （c | d））
要求实用always块、连续赋值assign和门级原语三种方法完成同一功能；
要求编制测试模块对实现的逻辑功能进行完整的测试，仔细思考何为完整；
实验提交Verilog设计文件（.v文件）和仿真波形截图，文件打包，压缩包以自己的学号+姓名命名。
仿真截图

代码

下面展示一些 内联代码片。

// An highlighted block
module pro2_1(out,a,b,c,d);output out;input a,b,c,d;//reg out;not u1(nb,b);or u2(h,c,d);xor u3(y,nb,h);and u4(out,a,y);endmodulemodule pro2_2(out,a,b,c,d);output out;
input a,b,c,d;
assign out = a&(~b^(c|d));Endmodulemodule pro2_3(out,a,b,c,d);output out;
input a,b,c,d;
reg out;
always @(a or b or c or d)
out=a&(~b^(c|d));Endmodule//`include "pro2_3.v"
module pro2_test;reg a_t,b_t,c_t,d_t;//wire out_t;pro2_1 pro2_1(.out(out_t1),.a(a_t),.b(b_t),.c(c_t),.d(d_t));pro2_2 pro2_2(.out(out_t2),.a(a_t),.b(b_t),.c(c_t),.d(d_t));pro2_3 pro2_3(.out(out_t3),.a(a_t),.b(b_t),.c(c_t),.d(d_t));initialbegina_t=0;b_t=0;c_t=0;d_t=0;endalways #5 {a_t,b_t,c_t,d_t}={a_t,b_t,c_t,d_t}+1'b1;
endmodule

运行截图

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