ModelSim 与Debussy联调

seuchenrui@126.com

Windows环境下的Verilog仿真调试工具，也就那么几个：

Mentor的ModeLsIM
Xilinx的ISIM

Linux系统下的Verilog调试工具较多，比如，VCS，NC-SIM, NC-VERILOG等。一次偶然的机会，鄙人有幸见识到了Windows环境下的Debussy，立马感觉这就是我想要的调试工具，既可以抓波形，又可以追信号。
但是，这个工具不具备编译功能，因此需要借助于Modelsim生成VCD文件，然后将VCD文件转换为FSDB文件，再由Debussy载入此文件抓波形，追信号。

以下是ModelSim和Debussy联调时所需的脚本，每次运行只需要双击即可完成所有操作。

::关闭回显
@ECHO OFF
::设置软件路径
::------------------------------------------
SET debussy=D:\Novas\Debussy\bin\Debussy.exe
SET vfast=D:\Novas\Debussy\bin\vfast.exe
SET vsim=D:\modeltech_10.1a\win32\vsim.exe ::ModelSim Command
::------------------------------------------
%vsim% -c -do sim.do ::将VCD转换成FSDB
::------------------------------------------
%vfast% module_name.vcd -o module_name.fsdb::删除ModelSim生成的相关文件
::------------------------------------------
RD work /s /q
DEL transcript vsim.wlf /q ::Debussy Command
::------------------------------------------
%Debussy% -f rtl.f -ssf module_name.fsdb -2001 ::删除波形文件
DEL Debussy.fsdb /q
::删除Debussy生成的相关文件
RD Debussy.exeLog  /s /q
DEL novas.rc /q
::退出命令行
EXIT

上述脚本中包含了一个ModelSim仿真脚本sim.do，该脚本用于编译Verilog文件，然后仿真。所有待编译的Verilog文件均放在了rtl.f文件中。

vlib work
vlog -f rtl.f
vsim -novopt work.tb_module_name
run -all
quit

上述rtl.f文件描述如下

rtl/module_name.v
rtl/tb_module_name.v

另外，还需要注意的是，需要在testbench文件中增加以下几行代码，用于命令ModelSim将仿真数据导出到vcd文件中。

initialbegin$dumpfile("module_name.vcd");$dumpvars;end

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