ICACHE、DCACHE与DDR3

.ICACHE 模块
该模块主要利用 AHB 总线协议的有等待读操作和 ICACHE 缓存指令功能，将指令从片外
DDR 颗粒存储空间内提取并输出至 Cortex M1 软核中，保证软核能正常运行。其中，ICACHE大小固定配置为8KB，在DDR颗粒的映射范围为0x00000000-0x00FFFFFF。同时，解决ICACHE指令一致性问题，即 Cortex M1 软核和软核外部逻辑共同访问 DDR 相同空间时，所引起***指令不一致性问题***。
当软核所需指令未在 ICACHE 空间（即未命中）时，ICACHE 将会自动从 DDR 颗粒中提
取所需指令并存储至对应位置处，之后软核将会把该指令送入软核中，完成指令的提取操作。
注意，ICACHE 同时支持 DDR 颗粒的写操作，因此在系统进行 Bootloder 时，可利用
ICACHE 将 SPI-FLASH 中的指令写进 DDR 颗粒中。

DCACHE 模块
该模块主要利用 AHB 总线协议的有等待读/写操作和 DCACHE 缓存指令功能，将数据从
片外 DDR 颗粒存储空间内提取并输出至 Cortex M1 软核中或将软核产生的数据存入 DDR 颗粒中。其中，DCACHE大小固定配置为8KB，在DDR颗粒的映射范围为0x01000000-0x0FFFFFFF。
同时，解决 DCACHE 指令一致性问题，即 Cortex M1 软核和软核外部逻辑共同访问 DDR 相同空间时，所引起数据不一致性问题。
当软核所需指令未在 ICACHE 空间（即未命中）时，ICACHE 将会自动从 DDR 颗粒中提
取所需指令并存储至对应位置处，之后软核将会把该指令送入软核中，完成指令的提取操作。
注意，DCACHE 支持 AXI4 读写操作 DDR 颗粒，可访问除 ICACHE 映射空间外的所有
DDR 颗粒片上空间，但只支持单字节的突发读写操作。
-------FPGA Cortex-M1 SoC DEMO应用指南.pdf

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