FPGA三分频电路的实现

最近刚开始学习FPGA，准备使用verlog实现一些分频电路，偶数倍分频比较好操作，奇数倍分频相对来说要复杂一点点，我在网上查阅了一些资料，我来用我自己的话总结下。

1、最简单最好理解的实现(不推荐）

使用一个计数器对基准时钟的上升沿和下降沿计数。计数范围 [0 N-1] , 在N-1对输出信号进行翻转并复位计数值。以三分频为例子，下面给出代码理解一下

//三分频实验
reg div3_o_r = 0;
reg [1:0] div3_cnt;
assign div3_o = div3_o_r;always @(posedge clk_i or negedge clk_i or negedge rst_n_i)if(!rst_n_i)div3_cnt <= 1'd0;else if(div3_cnt==2) begin    //0-2 中已经包含三次计数div3_o_r <= ~div3_o_r;div3_cnt <= 1'b0;endelsediv3_cnt <= div3_cnt + 1;

仿真结果：

我认为这是最简单的一种方案，可是网上几乎没有人这么做？不会是大家都没想到吧？我怀着疑问网上查了很多资料，说verlog中不能同时上升沿下降沿？那是为什么呢?

混合时钟沿电路虽然并不影响功能仿真结果，但是混合电路影响的是电路的时序性能。时钟上升沿和下降沿都对寄存器操作，其功能等同于使用了原来时钟的2 倍频单信号沿来驱动电路。但对于可编程逻辑器件，不推荐同时使用同一信号的两个沿。这是因为可编程逻辑器件内部的时钟处理电路，只能保证时钟的一个沿具有非常好的指标，而另外一个沿的抖动、偏斜以及过渡时间等指标都不保证，因此同时采用两个沿会造成时钟性能的恶化。因此在可编程逻辑的设计中，在这种情况下，推荐首先将原时钟倍频，然后利用单沿对电路进行操作。此外，即使在ASIC 设计中，同时利用上升沿和下降沿，意味着时序延迟折半，不利用后端做电路的时钟树综合的工作，并且也会对自动测试向量产生带来不利影响.

更多参考该链接 http://www.eefocus.com/book/09-03/8331410080357.html

2、简单实现(占空比非50%)

以三分频为例子一个计数器对基准时钟的上升沿计数。计数范围 [0 2] , 在cnt==0时、cnt==2时对信号进行翻转对输出信号进行翻转，并在cnt==2后对cnt进行复位，这样可以得到占空比为30%的信号

3、用“”或“”逻辑来实现奇数分频的技术

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更多参考该链接 http://www.eefocus.com/book/09-03/8331410080357.html

2、简单实现(占空比非50%)

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