Formality/Formal

形式验证主要会用于2大阶段：

逻辑综合后的形式验证：主要验证Netlist和RTL的功能是否一致，保证在逻辑综合过程中没有改变原先HDL描述的电路功能。

物理实现后的形式验证：主要验证PnR.v和Netlist的功能是否一致

目的:

形式验证既不是仿真工具，也不是测试向量生成工具，更不是时序分析工具，它是比较两个设计数据在功能上是否等价的工具。

工具：

Synopsys Formality

Cadence Conformal

逻辑综合后的形式验证

Input文件：

1，RTL.v

2，Mapped.svf (逻辑综合过程中DC对RTL所做的一些改变)

3，Mapped.v（门级网表)

4，library.db

物理实现后的形式验证

Input文件：

1，Mapped.v（门级网表)

2，library.db

3，PnR.v

Output：

pass or fail

具体脚本：

待补充

如何启动：

待补充

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