4.Verilog 基础语法

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1.Verilog的注释方法：

Verilog 中有 2 种注释方式:

第一种注释方法是用 // 进行单行注释：

第二种注释方法是用 /* 与 */进行多行注释

以上一章节的计数器为例子，注释如所示：

`timescale 1ns / 1psmodule count(
input i_clk,
input i_rst,
output reg[9:0]o_count
);always @(posedge i_clk or posedge i_rst)
beginif(i_rst)begino_count <= 10'd0;end
else beginif(o_count == 10'd100)o_count <= 10'd0;elseo_count <= o_count + 10'd1;//计数器计数，每次增加1end
end    /*
always @(posed

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