NC-Verilog仿真

引言

完成RTL代码后需要仿真确定代码功能正确性，需要用到仿真工具，本篇就以Cadence的NC Verilog为例来介绍一下RTL仿真的基础知识。

关键词：NC-Verilog RTL仿真

仿真算法

主要有三种仿真算法：

基于时间的(SPICE仿真器)
基于时间的算法用于处理连续的时间及变量，在每一个时间点对所有电路元件进行计算。
问题是效率低，因为在一个时间点只有约2~10%的电路活动
基于事件的(Verilog-XL和NC Verilog仿真器)
基于事件的算法处理离散的时间、状态和变量，只有电路状态发生变化时才进行处理，只模拟哪些可能引起电路状态改变的元件。仿真器响应输入引脚上的事件，并将值在电路中向前传播。这是应用最为广泛的仿真算法，效率比较高，所谓“evaluate when necessary”。
基于周期的(cycle)
基于周期的仿真以时钟周期为处理单位(与时间无关)，只在时钟边沿进行计算，不管时钟周期内的时序。使用两值逻辑 (1, 0) ，只关心电路功能而不关心时序。对于大型设计效率较高，但是仅适用于同步电路。

基于事件的仿真会构造一个时轮(time wheel)：

其特点如下：

仿真器在编译数据结构时建立一个事件队列。
只有当前时间片中所有事件都处理完成后，时间才能向前。
仿真从时间0开始，而且时轮只能向前推进。只有时间0的事件处理完后才能进入下一时片。
在同一个时间片内发生的事件在硬件上是并行的
理论上时间片可以无限。但实际上受硬件及软件的限制。

仿真过程

Verilog仿真分下列步骤：

编译
-读入设计描述，处理编译指导(compiler directive)，建立一个数据结构定义设计的层次结构
-这一步有时分为两步：compilation，elaboration
初始化
-参数初始化；没有驱动的Net缺省值为Z；其它节点初始值为X。这些值延着设计层次传播。
仿真
-刚开始时间为0时，仿真器将initial和always中的语句执行一次，遇到有时序控制时停止。这些赋值可产生在时间0或其后时间的事件。
-随着时间推进，被调度事件的执行引起更多的调度事件，直至仿真结束。

NC Verilog全编译仿真

NC Verilog是全编译仿真器，它直接将Verilog代码编译为机器码执行。其过程为：

ncvlog编译Verilog源文件，按照编译指导(compile directive)检查语义及语法，产生中间数据。
ncelab按照设计指示构造设计的数据结构，产生可执行代码。除非对优化进行限制，否则源代码中的元件(element)可能被优化丢失。描述设计并且生成仿真的snapshot。
ncsim启动仿真核。核调入设计的数据结构，构造事件序列（时轮），调度并执行事件的机器码。有些事件可能消失(从不执行)除非限制优化过程。对snapshot进行仿真。

NC Verilog仿真器用同一个核(kernel)对所有抽象级进行混合仿真，也就是说用户可以采用各种不同抽象级混合设计。但在门级仿真的效率差一些。
NC Verilog仿真器对源代码采用增量编译方式，减少了编译时间。
当重新启动仿真时，要对修改过的模块重新编译。省略这个手工过程的方法是直接对设计进行仿真，这将自动地对修改过的模块进行重新编译。
当采用交互模式时，可以使用Tcl命令和针对NC Verilog的Tcl扩展命令来修改设计和控制仿真。

NC Verilog特点

NC Verilog为编译的元件及其它文件建立一个库结构。增量编译依赖于源文件、SDF文件和命令行参数。

除+gui、-q和-s这些只影响运行时间的参数外，其它任何命令行参数的改变将使设计重新编译、elaborate及仿真。
如果更新了源文件及仿真时用到的SDF文件，则与它们相关的文件将重新编译，设计也将重新elaborate和仿真。

ncverilog还有其它一些命令行参数，如

在调试时有完全的读、写及连接操作，用
+access + argument
ncverilog –f run.f + access+RWC
使用+access选项可以设置对所有对象的缺省操作。对象的缺省设置是无操作。用+access+<args>打开操作，+access-<args>关掉操作。args可以是R、W、C的任何组合。
要得到源文件行操作能力，用+linedebug
ncverilog -f run.f +linedebug
使用+linedebug可以打开R、W、C，同时可对源文件行进行操作，如在行上设置一断点。
强制重编译所有设计单元，使用+noupdate
使用+noupdate强制重编译整个设计。缺省时只重新编译修改过的文件。只有当库可能被破坏时才这样做。
+gui选项启动图形界面；-q选项抑制标识信息；-s选项使仿真器在时间0时停止，进入交互模式。

NC内部文件结构

源文件
工作库文件
配置文件：
仿真结果输出文件

注：本节图片来自博主「ty_xiumud」的原创文章，原文链接：https://blog.csdn.net/qq_41467882/article/details/105870579

NC Verilog使用

关于NC Verilog的使用教程，博主「耐心的小黑」的文章进行了详细介绍，链接：https://blog.csdn.net/qq_39507748/article/details/109143848

注：本篇参考了北大于敦山老师课件，特别感谢。