verilog仿真——$test$plusargs 和 $value$plusargs

VERILOG的参数可以用define和parameter的方式定义，这种方法要求我们在编译前将变量必须定义好，编译完成之后再也不能修改；

然而，有时候我们在进行仿真时，需要从外部传递参数，这个要求怎么满足呢？

我们来看下 $test$plusargs和$value$plusargs的功能，首先来看一个简单的例子：

`timescale 1ns/1psmodule tb;reg[255:0] testname;initial begin$display("**********************RESULT IS BELOW*********************");if($test$plusargs("TAISHAN"))$display("****************TAISHAN is selected******************");else$display("**********************$test$plusargs FAIL**************");if ($value$plusargs("TESTNAME=%s", testname[255:0]))  $display("*****************Running test %0s.********************", testname); else$display("**********************$value$plusargs FAIL**************");$finish;endendmodule

以synopsis的VCS工具为例，正常编译后，

在仿真时，不同命令的结果如下：

命令：simv
输出：
**********************$test$plusargs FAIL***************
**********************$value$plusargs FAIL**************命令：simv +TAISHAN
输出：
****************TAISHAN is selected******************
**********************$value$plusargs FAIL**************命令：simv +TAISHAN +TESTNAME=HUASHAN
输出：
****************TAISHAN is selected******************
*****************Running test HUASHAN.********************

跑完以上例子，对$test$plusargs和$value$plusargs已经有一个初步的了解。

注意，simv有一个bug，假如一段程序中有如下代码：

if($test$plusargs("TAISHAN")) begin。。。end

if($test$plusargs("TAISHANHAO")) begin。。。end

在仿真时，若采用命令

simv +TAISHANHAO

TAISHANHAO也会触发分支if($test$plusargs("TAISHAN")) begin。。。end

因此，建议大家在命名时前缀尽量不要一致。

verilog仿真——$test$plusargs 和 $value$plusargs相关推荐

交互系统函数$test$plusargs()与$value$plusargs ——字符串函数 $sformatf()与$sformat()的区别与用法
文章目录 1.\$test$plusargs()与\$value$plusargs()--TB与命令行交互 2.关于函数的使用说明 3.\$sformatf()/$sformat()--整理字符串 4 ...
认识系统函数$test$plusargs与$value$plusargs
说明:系统函数的介绍参考的是VCS User Guide和IEEE Verilog-2005标准,不同IDE可能不太一样. 1.$test$plusargs(string) 在对verilog代码进行 ...
VCS dump fsdb 波形
文章目录前言一.testbench中控制dump fsdb 1.1 testbench中加入的代码 1.2.开启记录波形二.vcs仿真命令控制dump fsdb 三.irun仿真命令控制dump ...
波形文件(wlf,vcd,fsdb,shm,vpd)的区别，及如何生成
在verilog和systemverilog等逻辑仿真的过程中,最关心的就是最后生成的波形是如何,我们才能根据波形去具体分析.但是往往会根据各个公司和各个平台工具的不同,会产生不同的波形文件,那么不同 ...
SystemVerilog: 仿真验证知识点点滴滴
目录 1. 软件世界和硬件世界 2. 什么是package 3. import pkg::*是将pkg的所有都导入进来吗? 4. import vs include 5. 仿真时间和无限死循环 6. ...
UART UVM验证平台平台搭建总结
UART UVM验证平台平台搭建总结 tb_top是整个UVM验证平台的最顶层:tb_top中例化dut,提供时钟和复位信号,定义接口以及设置driver和monitor的virual interfa ...
4选1多路选择器的Verilog描述及仿真
多路选择器的功能:在选择信号的控制下,从多个输入中选择一个输出. 真值表符号 ...
(多图) 基于Verilog HDL的FIR数字滤波器设计与仿真
引言:数字滤波器是语音与图像处理.模式识别.雷达信号处理.频谱分析等应用中的一种基本的处理部件,它能满足波器对幅度和相位特性的严格要求,避免模拟滤波器所无法克服的电压漂移.温度漂移和噪声等问题.有限冲 ...
Verilog inout 双向口使用和仿真
Verilog inout 双向口使用和仿真转载于:https://www.cnblogs.com/LittleTiger/p/4723500.html

verilog仿真——$test$plusargs 和 $value$plusargs

verilog仿真——$test$plusargs 和 $value$plusargs相关推荐

最新文章

热门文章