IC验证面试必考-跨时钟域

1.CDC（clock domain crossing）

跨时钟域主要避免产生亚稳态。通常我们使用多级同步，异步FIFO，握手等同步设计来保证亚稳态信号不会在电路中无序的传播。

当然，直接通过RTL检查"跨时钟域的同步设计" 很难做到100%覆盖的检查。

（1）时钟偏斜（Clock Skew）

时钟偏斜指的是由于布线长度以及负载不同，同一个时钟信号到达两个不同寄存器之间的时间差值，skew的定义就是到达的最长路径与到达的最短路径差值。（Clock Skew）= Tc2d - Tc2s

（2）时钟抖动（Clock Jitter）

时钟抖动指的是两个时钟周期之间存在的差值，这个误差是在时钟发生器内部产生的，和晶振或者PLL内部电路有关系，布线对其没有影响。它是频率上的不确定。（Clock Jitter） = T2 - T1

时钟偏斜与时钟抖动的区别：

时钟偏斜（Clock Skew）是由不同布线长度导致的不同路径的时钟上升沿到来的时延不同；它是相位上为不确定。
时钟抖动（Clock Jitter）是在时钟发生器内部产生的，和晶振或者PLL内部电路有关，布线对其没有影响；它是频率上的不确定。

2.同步时钟、异步时钟

同步时钟：当两个时钟间的相位是固定关系的，如同源时钟、分频时钟
异步时钟：无法判定两个时钟间相位，两个来自不同晶振的时钟（不同源），一定是异步时钟
同相位时钟：即相位相同，也就是说时钟的有效沿必须同步
同时钟域时钟：既是同源时钟，还要求相位相同并且频率相同
对于不同频率的时钟如50MHz,49MHz的两个时钟，不一定为异步时钟，即如果来自同一个源，那么即为同步时钟
如果频率相同，没有固定的相位关系，不一定是同步时钟。如果相位不同，即使频率相同，仍然是异步时钟

3.建立时间与保持时间

建立时间（setup time）：输入信号应提前时钟上升沿 （假设上升沿有效）t时间到达芯片，这个t就是建立时间setup time

Setup time violation：建立时间在静态时序分析时必须满足 $T_{clk}> T_{cq} + T_{comb} + T_{setup} - T_{skew}$

保持时间（hold time）：指触发器的时钟信号上升沿到来以后，数据稳定不变的时间

建立时间或者保持时间不能满足，就会产生亚稳态，当发生亚稳态时，既无法预测该单元的输出电平，也无法预测何时才能稳定在某个正确的电平上。并且这种无用的输出电平可以沿信号通道上的各个触发器级联的方式传播下去。

4.亚稳态处理方式

1.降低系统时钟（基于建立时间，适当降低系统频率来满足时序约束）
2.用反应更快的FF
3.引入同步机制，防止亚稳态传播
4.改善时钟质量，用边沿变化快速的时钟信号