Verilog HDL语言要素

Verilog HDL语言要素
Verilog HDL的基本要素，包括标识符、空白符、注释、数值和字符串、数据类型及运算符等。
标识符
Verilog HDL中的标识符（identifier）可以是任意一组字母、数字、$符号和_（下划线）符号的组合，但标识符的第一个字符必须是字母或者下划线。另外，标识符是区分大小写的。以下是标识符的几个例子：

Count；
COUNT
//与Count不同；
_R1_D2；
R56_68；
FIVE$。

另外还有转义标识符（escaped identifier），可以在一条标识符中包含任何可打印字符。转义标识符以\（反斜线）符号开头，以空白结尾（空白可以是一个空格、一个制表字符或换行符）。下面列举了几个转义标识符：

\7400；
\.*.$；
\{ * * * * * * }；
\ ～Q；
\OutGate 与OutGate相同。

最后这个例子解释了在一条转义标识符中，反斜线和结束空格并不是转义标识符的一部分。也就是说，标识符\ OutGate 和标识符OutGate恒等。

关键字
Verilog HDL定义了一系列保留字，叫做关键词，它仅用于某些上下文中。注意只有小写的关键词才是保留字。例如，标识符always（这是个关键词）与标识符ALWAYS（非关键词）是不同的。

另外，转义标识符与关键词并不完全相同。标识符\initial 与标识符initia（l 这是个关键词）不同。注意这一约定与那些转义标识符不同。

格式

Verilog HDL区分大小写，也就是说大小写不同的标识符是不同的。此外，Verilog HDL是自由格式的，即结构可以跨越多行编写，也可以在一行内编写。空白符（空格、tab、换行和换页）没有特殊意义，只是使代码错落有致，阅读起来更方便。在综合时，空白符被忽略。

注释

在Verilog HDL中有两种形式的注释。

/ *第一种形式:可以扩展至多行* /
/ /第二种形式:在本行结束。

数值

Verilog HDL有下列4种基本的值。

0：逻辑0或“假”、低电平。
1：逻辑1或“真”、高电平。
x：未知或者不确定的状态。
z：高阻态。

这4种值的解释都内置于语言中。如一个为z的值总是意味着高阻抗，一个为0的值通常是指逻辑0。此外，x值和z值都是不分大小写的，即值0 x 1 z与值0 X 1 Z相同。而且在门的输入或一个表达式中为“z”的值通常解释成“x”。Verilog HDL 中的常量是由以上这 4类基本值组成的。

Verilog HDL语言要素相关推荐

Verilog HDL 基本要素（2）
文章目录 Verilog 行为语句 1.过程语句 always过程语句 initial过程语句 2.赋值语句连续赋值语句过程赋值语句阻塞赋值语句的特点: 非阻塞语句的特点: 语句块串行语句块 ...
有限状态机设计实例之空调控制器（Verilog HDL语言描述）（仿真与综合）（附用Edraw（亿图）画状态转移图）
目录前言空调控制器简介状态转移图如下: Verilog HDL语言描述测试文件仿真图 ISE综合 RTL Schematic Technology Schematic 前言关于工具的使用 ...
模24的8421BCD码计数器（Verilog HDL语言描述）（仿真与综合）
目录前言原理 Verilog HDL程序设计测试代码仿真波形图 ISE综合后 RTL Schematic Technology Schematic 前言本博文用Verilog HDL语言描述 ...
级联模60计数器（Verilog HDL语言描述）（仿真与综合）
目录前言模60计数器 Verilog HDL语言描述测试文件仿真波形 RTL Schematic Technology Schematic 前言看这篇文章前,推荐先看看模10计数器和模6计数 ...
模6计数器以及模10计数器（Verilog HDL语言设计）（Modelsim仿真与ISE综合）
目录前言模6计数器 Verilog HDL语言描述测试文件仿真电路图 RTL Schematic Technology Schematic 模10计数器 Verilog HDL语言描述测试文 ...
通过仿真和综合认识T触发器（Verilog HDL语言描述T触发器）
这个系列的博文已经写过了两篇,分别是通过仿真和综合认识D触发器(Verilog HDL语言描述D触发器)和通过仿真和综合认识JK触发器(Verilog HDL语言描述JK触发器),分析的方法是完全并行 ...
通过仿真和综合认识JK触发器（Verilog HDL语言描述JK触发器）
上篇博文写了用仿真和综合来认识D触发器(通过仿真和综合认识D触发器(Verilog HDL语言描述D触发器)),这篇博文采用完全并行的方式来认识JK触发器. 让我们迅速进入正题吧. J-K触发器的Ve ...
Verilog HDL 语言基础语法
模块的结构 (1)Verilog的基本设计单元是"模块"(block). (2)一个模块由两部分组成,一部分描述接口,另一部分描述逻辑功能. (3)每个Verilog程序包括4个主 ...
数字时钟计数器（Verilog HDL语言描述）（仿真和综合）
目录前言主题 Verilog HDL设计代码测试代码仿真波形 ISE中综合 RTL Schematic Technology Schematic 前言数字时钟计数器和我的前一篇博文:级联模6 ...

Verilog HDL语言要素

Verilog HDL语言要素相关推荐

最新文章

热门文章