Verilog HDL 基本要素（2）

文章目录

Verilog 行为语句
- 1.过程语句
- - always过程语句
  - initial过程语句
- 2.赋值语句
- - 连续赋值语句
  - 过程赋值语句
  - - 阻塞赋值语句的特点：
    - 非阻塞语句的特点：
- 语句块
- - 串行语句块
  - 并行语句
- 条件语句
- 3.循环语句
- - for语句（与C语言相似条件循环）
  - forever 语句（无限循环语句）
  - while语句（条件循环）
  - repeat语句（固定次数循环）
- 4.编译指示语句
系统函数

Verilog 行为语句

1.过程语句

always过程语句

always@(<敏感型号表达式> ) begin
语句序列；
end

（ 1 ）敏感信号表达式格式
两个或两个以上的敏感信号可以用“ or ”或“ ， ”连接，也可以使用通配符“ * ”，表示在该过程语句中的所有输入信号变量。
（ 2 ）敏感信号可以分为两种类型
一种为电平敏感型，另一种为边沿敏感型。第一种对应的是组合电路（如上）；第二种对应的是时序电路 ,对于时序电路，敏感信号通常是时钟信号，Verilog HDL 提供了posedge，negedge两个关键字来描述时钟信号。posedge表示以时钟信号的上升沿作为触发条件，negedge表示以时钟信号的下降沿作为触发条件。

initial过程语句

initial
begin
语句序列；
end

initial语句不带触发条件，其中的语句序列只执行一次

2.赋值语句

连续赋值语句

assign主要对wire型变量的赋值
连续赋值语句不能在过程语句（initial和always）和语句块（串行语句块begin-end和并行语句块fork-join）中使用

过程赋值语句

在always，initial过程中的赋值语句，多用于对reg型变量进行赋值，分别为非阻塞赋值和阻塞赋值两种方式。
（1）非阻塞赋值
赋值符号为“ <= ”

b <= a;

(2)阻塞赋值
赋值符号为“ = ”

b = a;

在这里非阻塞赋值与阻塞赋值，和C语言中的 " i++ " 和 " ++i "相似。非阻塞赋值是在整个过程语句结束时才会完成赋值操作，阻塞赋值是在该语句结束就立即完成赋值操作。

阻塞赋值语句的特点：

1.在串行语句块（begin-end)中,各阻塞赋值语句先后顺序依次执行；在并行语句块（fork-join）中的各阻塞赋值语句则同时执行，没有先后顺序之分。
2.执行阻塞赋值语句的顺序是，先计算等号右端表达式的值，然后立刻将计算的值赋给左边的变量，与仿真时间无关。

非阻塞语句的特点：

1.在串行语句块中，各条非阻塞赋值语句的执行没有先后顺序之分，排在前面的语句不会影响到后面的执行，各条语句并行执行。
2.执行非阻塞语句的顺序是，先计算右端的表达式的值，然后等到延时结束时，将计算机的值赋给左边的变量。

语句块

串行语句块

按语句顺序依次执行。

module wave_tb1;
reg wave ;
parameter T= 10;
initial
beginwave = 0;#T          wave = 1;#T          wave = 0;#T          wave = 1;#T          wave = 0;#T          wave = 1;
end
endmodule

并行语句

语句同时执行，没有先后之分。

module wave_tb2;
reg  wave;
parameter  T = 0;
initial
forkwave = 0;#T        wave = 1;#T(2*T)   wave = 0;#T(3*T)   wave = 1;#T(4*T)   wave = 0;#T(5*T)   wave = 1;
join
endmodule

条件语句

见Verilog HDL基本要素（1）https://blog.csdn.net/m0_60477336/article/details/124874811?spm=1001.2014.3001.5501

3.循环语句

for语句（与C语言相似条件循环）

for（循环变量赋初值；循环变量结束条件；修改循环标量）
  执行语句 ;

forever 语句（无限循环语句）

在循环中不包括任何条件表达式，只执行无限的循环，直到遇到$finish为止，使用disable语句退出forever循环。常用来产生周期性波形，而在数字电路中时钟信号是无限循环的。

forever begin
语句序列；
end

用forever语句产生时钟信号

module forever_tb;
reg clock;
initial
beginclock = 0;forever #50    clock=~clock;   //从clock赋值为零开始每经过50个时间单位clock反转一次
end
endmodule

while语句（条件循环）

while（循环执行条件表达式）begin
语句序列；
end

repeat语句（固定次数循环）

repeat（循环次数）begin
语句序列；

end

4.编译指示语句

宏替换 `define：可以用一个简单的名字或有意义的标识（宏名）代替一个复杂的名字或变量（类似C语言的 #define ）。

`define 宏名变量或名字

include语句：是文件包含语句，它可以将一个文件全部包含到另一个文件中。

`include “文件名”

条件编译语句 :可以指定仅对程序中的部分内容进行编译，有两种形式。
一，当指定的宏在程序中已定义，那么其中的语句序列与源文件的编译，否则不编译。

`ifdef 宏名
   语句序列；
`endif

二，宏在程序中已定义编译语句序列1，否则编译2

`ifdef 宏名

      语句序列1；

`else

  语句序列2；

`endif

//定义宏Rst表示复位信号有效
`define  Rst   1`b1
......
always @ (clk)
beginif (rst == `Rst)  // 编译时会自动将Rst替换为 1`b1//复位有效else//复位无效
end

系统函数

$stop ：用于多仿真过程进行控制，暂停仿真（此时设计者可以输入命令，对仿真器进行交互控制。）

$stop( ); //使用格式一，不带参数
$ stop( n ); //使用格式二，带参数n，n可以等于0，1，2等值
// 0 :不给出任何信息；1 ：给出仿真时间和位置；2：给出仿真时间和位置，还有一些运行统计数据

$readmemh函数用于读取文件，其作用是从外部文件中读取数据并放入存储器中。

$readmemh ( " 数据文件名 ",存储对象）；