原文链接：https://blog.csdn.net/qq_16923717/article/details/81099833

timescale 的语法

timescale 是 Verilog 中的预编译指令，指定位于它后边的module的时间单位和时间精度，直到遇到新的 timescale 指令或者 resetall 指令。它的语法如下：

`timescale time_unit / time_precision

假如我们延时 x 个时间单位，那延时的总时间 time = x * time_unit，但最后真正延时的时间是根据 time_precision 对 time 进行四舍五入后的结果，如下面的代码所示。

`timescale 100ns / 10ns           // 时间单位100ns，时间精度10ns
module tb;
reg [4:0] set;
parameter d1 = 20，d2 = 1.5,d3 = 1.54,d4 = 1.55;initial begin#d1   set = 0;      // real_delay = round(20*100)   = 2000ns#d2   set = 1;      // real_delay = round(1.5*100)  = 150ns #d3   set = 2;      // real_delay = round(1.54*100) = 150ns  // 以10ns为精度做四舍五入#d4   set = 3;      // real_delay = round(1.55*100) = 160ns  //  以10ns为精度做四舍五入
endendmodule

注意事项：
1）时间单位和时间精度只能是1、10 和100 这三种整数，单位有s、ms、us、ns、ps 和 fs；
2）时间精度必须小于等于时间单位

timescale 时间精度对仿真时间的影响

timescale 的时间精度设置是会影响仿真时间的，如下面几种设置。最后一种设置可能是第一种的一倍还多，并且占用更多的内存，所以若没有必要，应尽量将时间精度设置得更大一些。

`timescale 1ns / 1ns
`timescale 1ns / 100ps
`timescale 1ns / 10ps
`timescale 1ns / 1ps

verilog 中的 timescale相关推荐

verilog中的timescale用法
timescale是Verilog HDL 中的一种时间尺度预编译指令,它用来定义模块的仿真时的时间单位和时间精度.格式如下: `timescale 仿真时间单位/时间精度注意:用于说明仿真时间单位 ...
verilog中的timescale用法（转）
/*********************************************************************/ 作者:IT小方来源:CSDN 原文:https://b ...
verilog中timescale
1. `timescale `timescale是Verilog中的预编译指令,指定位于它后边的module的时间单位和时间精度,直到遇到新的`timescale指令或者`resetall指令.它的语 ...
verilog中数组的定义_开源仿真工具Icarus Verilog中的verilog parser
前面提到用flex和bison开处理命令行参数,回顾一下:开源仿真工具Icarus Verilog中的命令行参数处理方法. 那么Verilog的parser又是怎么实现的呢?简单地说,与做命令行参数的 ...
Verilog初级教程（21）Verilog中的延迟控制语句
文章目录前言正文延迟控制语句事件控制语句 Named Events Event or operator 往期回顾参考资料及推荐关注前言 Verilog中的延迟控制有两种类型–延迟和事件表达 ...
Verilog初级教程（14）Verilog中的赋值语句
文章目录前言正文合理的左值过程性赋值(Procedural assignment) 连续赋值过程连续性赋值往期回顾前言何为赋值语句?即将值放到线网或者变量上,这种操作称为赋值,英文:a ...
FPGA之道（36）Verilog中的编译指令
文章目录前言 Verilog中的编译指令 define指令 timescale指令 inlcude指令前言本文摘自<FPGA之道>,一起来了解下Verilog中的编译指令. Veri ...
Verilog中的条件编译语句 `ifdef、`else、`endif 等
今天在参考大佬的RS232 Receiver的时候,用到了`ifdef指令,我虽知道它是条件编译指令,但是内容已经忘了差不多了,也不敢胡乱猜测.今天趁此机会总结一下: 一般情况下,Verilog HD ...
Verilog中testbench的设计，文件读取和写入操作
1. 激励的产生对于 testbench 而言,端口应当和被测试的 module 一一对应. 端口分为 input,output 和 inout 类型产生激励信号的时候, input 对应的端口应当 ...

verilog 中的 timescale

timescale 的语法

timescale 时间精度对仿真时间的影响

verilog 中的 timescale相关推荐

最新文章

热门文章