Verilog——计数器

时序逻辑代码设计

组合逻辑+触发器=时序逻辑

计数器

组合逻辑：这是一个加法器，做加一计算

Verilog代码：

`timescale 1ns/10ps//写testbench定义时间单位
module counter(clk,//时钟信号res,//复位信号y);
//端口属性
input           clk;
input           res;
output[7:0]     y;//八位计数器//组合逻辑电路
reg[7:0]        y;//触发器，定义为reg型，虽然是输出，但是要在always语句里对它赋值，要做reg型变量定义wire[7:0]   sum;//+1运算的结果
assign        sum=y+1;//组合逻辑部分//触发器工作
always@(posedge clk or negedge res)//敏感变量为时钟和复位沿；
//如果复位信号到来(复位下降沿)
if(~res)beginy<=0;
end
//时钟触发，正常工作时（时钟上升沿）
else beginy<=sum;
endendmodule

测试代码testbench

//-------testbench of counter----
module counter_tb;
reg                     clk,res;
wire[7:0]               y;
//模块例化
counter counter(.clk(clk),//时钟信号.res(res),//复位信号.y(y));//给clk，res赋值
//clock要反复动，不能用initial给clk大量赋值
//使用initial赋初值
initial beginclk<=0;res<=0;//赋初值，复位清零#17       res<=1;//让res不复位，释放复位#6000   $stop;//八位计数器跑两遍需要的时间，到时间调用系统任务结束
end
//clk变化
always #5 clk<=~clk;//每过5ns时钟翻一次，周期为10nsendmodule

Verilog——计数器相关推荐

verilog 计数器_HDLBits: 在线学习 Verilog （）
本系列文章将向大家推荐一个学习 Verilog 的好去处:HDLBits. HDLBits 在提供 Verilog 基础语法教程的同时,还能够在线仿真你的 Verilog 模块,将你的输出与正确的时序 ...
verilog计数器
1. 实验目的 (1)深入了解计数器原理 (2)学习使用Verilog实现同步计数器(模八) 2.实验内容 (1)原理描述计数器的功能是记忆脉冲个数,它是数字系统中应用最为广泛的时序逻辑构件. 下图 ...
verilog计数器分频
直接上源码: //计数器分频 module clk_gen(input clk,//50MHZinput rst_n,//清零output reg clk_1khz);reg [31:0] cnt;a ...
Verilog计数器0~9999
题目: Build a 4-digit BCD (binary-coded decimal) counter. Each decimal digit is encoded using 4 bits: ...
HDLBits答案(11)_Verilog计数器
Verilog计数器 HDLBits链接前言今天更新一个小节内容:计数器.计数器可以说是我们接触数字电路以后用的最频繁的模块之一了,无论是项目.应聘还是将来的工作,计数器都无处不在. 题库题目描 ...
VCS建立仿真生成DVE波形
一.环境与文件 Linux平台 csh环境 VCS 64bit 代码文件请参考<一个简单的Verilog计数器模型> 二.开始仿真 1.compiler 首先在testbench中加入如下 ...
[文档].艾米电子 - 二进制计数器及其变体，Verilog
对读者的假设已经掌握: 可编程逻辑基础 Verilog HDL基础使用Verilog设计的Quartus II入门指南使用Verilog设计的ModelSIm入门指南内容 1 free-run ...
【Verilog HDL 训练】第 08 天（二进制、Johnson、环形计数器）
5月6日计数器 1. 用verilog实现一个4bit二进制计数器. a) 异步复位 b) 同步复位 input clk, rst_n; output [3:0] o_cnt; Verilog实现代 ...
模24的8421BCD码计数器（Verilog HDL语言描述）（仿真与综合）
目录前言原理 Verilog HDL程序设计测试代码仿真波形图 ISE综合后 RTL Schematic Technology Schematic 前言本博文用Verilog HDL语言描述 ...
级联模60计数器（Verilog HDL语言描述）（仿真与综合）
目录前言模60计数器 Verilog HDL语言描述测试文件仿真波形 RTL Schematic Technology Schematic 前言看这篇文章前,推荐先看看模10计数器和模6计数 ...

Verilog——计数器

Verilog——计数器相关推荐

最新文章

热门文章