Verilog 实现占空比为50%的三分频断言SVA查看波形

1.方法一：异或实现

module d3(input clk,input reset,output div_three
);
reg [1:0] cnt=2'b00;
reg div_clk1;
reg div_clk2;
always @(posedge clk or negedge reset)begin
if(reset == 1'b0)begincnt <= 0;end
else if(cnt == 2)cnt <= 0;
else begincnt <= cnt + 1;end
end
always @(posedge clk or negedge reset)beginif(reset == 1'b0)begindiv_clk1 <= 0;endelse if(cnt == 0)begindiv_clk1 <= ~div_clk1;endelsediv_clk1 <= div_clk1;end
always @(negedge clk or negedge reset)beginif(reset == 1'b0)begindiv_clk2 <= 0;endelse if(cnt == 2)begin    //注意：此处cnt==1的话可以实现占空比为1/6的波形div_clk2 <= ~div_clk2;endelsediv_clk2 <= div_clk2;end
assign div_three = div_clk2 ^ div_clk1;//相同为0，相异为1.a1:assert property(    //SVA断言语句
@(posedge clk)div_three ##2(!div_three));//断言
endmodule

我用的是我们公司的EDA软件，不用写testbench就可以查看波形：

上图为cnt==2的波形，

上图为cnt==1时的波形，可以说是占空比为1/6，也可以说是5/6。

2.方法二：或实现

module d3(input clk,input reset,output div_three
);
reg [1:0] cnt1=2'd0;
reg div_clk1;
reg div_clk2;
always @(posedge clk or negedge reset)begin
if(reset == 1'b0)begincnt1 <= 0;end
else if(cnt1 == 2)cnt1 <= 0;
else begincnt1 <= cnt1 + 1;end
endalways @(posedge clk)beginif(reset == 1'b0)begindiv_clk1 <= 0;endelse if(cnt1 == 0)div_clk1 <= ~div_clk1;else if(cnt1== 1)div_clk1 <= ~div_clk1;elsediv_clk1 <= div_clk1;end
always @(negedge clk)beginif(reset == 1'b0)div_clk2 <= 0;else if(cnt1 == 1)div_clk2 <= ~div_clk2;else if(cnt1==2)    //注意计数值选择div_clk2 <= ~div_clk2;elsediv_clk2 <= div_clk2;end
assign div_three = (div_clk2 | div_clk1);//或运算c1:cover property(
@(posedge clk)div_three |=>(!div_three));
endmodule

Verilog 实现占空比为50%的三分频断言SVA查看波形相关推荐

设计占空比为50%的三分频电路
设计占空比为50%的三分频电路时序图工具 {signal: [ {name: 'clk', wave: 'P-P-'}, {name: 'clk1', wave: 'H.LH.LH.L'}, {na ...
Verilog 实现占空比为3/5 2/5 1/5 50% 的五分频信号断言SVA查看波形
1. 3/5 2/5 1/5占空比的五分频 module div5(clk,reset,clkout); input clk,reset; output reg clkout;//定义输出端 wire ...
verilog奇数分频，三分频实例
verilog奇数分频,三分频实例目的:输入一个时钟信号,输出占空比为50%的三分频. 首先得到一个占空比为1/3的分频时钟,然后将输入信号取反,得到一个移相180度的占空比为1/3的分频时钟,将两 ...
verilog二分频代码verilog三分频代码
1.二分频首先要明白,二分频分的是输入时钟的频率,即CLK的频率. 思路:在每次CLK的上升沿或者下降沿让输出Q翻转不就完成频率的二分了吗? 代码: module div_2 (q,clk,rese ...
FPGA三分频电路的实现
最近刚开始学习FPGA,准备使用verlog实现一些分频电路,偶数倍分频比较好操作,奇数倍分频相对来说要复杂一点点,我在网上查阅了一些资料,我来用我自己的话总结下. 1.最简单最好理解的实现(不推荐) ...
verilog实现奇数分频--以三分频为例
工程文件 module aa( input rst_n,input clk,output clko); reg [1:0] cnt;reg clk1,clk2;always@(posedge clk ...
4种FPGA时钟分频【附源码】：1.偶数分频；2.奇数分频（占空比50%）；3.奇数分频（任意无占空比）；4.小数分频；
题目来源于牛客网,完整工程源码:https://github.com/ningbo99128/verilog 目录 VL37 偶数分频 VL40 奇数分频(占空比50%) VL42 奇数分频(任意无占 ...
分频器——(任意奇分频（50%占空比、非50%占空比），任意偶分频，任意小数分频）
分频器定义: 在数字系统的设计中经常会碰到需要使用多个时钟的情况.时钟信号的产生通常具有两种方法,一种是使用PLL(Phase Locked Loop,锁相环),可生成倍频.分频信号:另一种则是使用硬 ...
分频器——秒分频、三分频、五分频、任意分频和偶数分频
文章目录 1.占空比 2.秒分频计数 3.偶数分频 4.奇数分频 1. 占空比不为50% 2. 占空比为50% 5.任意分频

Verilog 实现占空比为50%的三分频断言SVA查看波形

1.方法一：异或实现

Verilog 实现占空比为50%的三分频断言SVA查看波形相关推荐

最新文章

热门文章

Verilog 实现占空比为50%的三分频 断言SVA查看波形

1.方法一：异或实现

Verilog 实现占空比为50%的三分频 断言SVA查看波形相关推荐

最新文章

热门文章

Verilog 实现占空比为50%的三分频断言SVA查看波形

Verilog 实现占空比为50%的三分频断言SVA查看波形相关推荐