DDR2/3进阶实验测试篇

上上篇创建了MIG后，下面开始码代码了，梳理一下需要的工作
1）一个模拟需要写入的数据模块（用户时钟为ddr3.v文件中的c3_clk0）；数据位宽32bit；
2）一个控制MCB突发模块，进行指令，写FIFO，读指令，读FIFO时序
用户时钟为c3_clk0；读写数据为32bit；DDR2时钟为用户时钟的2倍，内部数据位宽设置端口为32bit；
3）两个FIFO IP核
4）一个top层
5）仿真
6）上板子chipscope抓取信号以及相关数据验证；
1.实现的功能是：
20khz频率下，触发一次相机；1s触发500次为1组；
相机数据：85M时钟，产生（6464+4）16bit的数据；=8KB
共500张图片数据存入DDR2后，再读出500张图片数据；
2.分析：
DDR写
需要FIFO中有数据后再进行写指令，写突发长度，写地址，写FIFO
FIFO内存最大为36KB/8kB=4张图片；最多存4张图片就要写入DDR2中，这里为了防止FIFO内没有数据，通过计数写入个数与读出个数相减=50的时候，进行写指令=010，写突发长度=50，写地址累加50，使用自动预充电机制，每次最后一个数据写完成之后必须停留一段时间。
注：写指令地址最后两个低地址是0，拼接；
一张照片6464+4=4100个16bit，因为是32bit用户数据接口，一张图片需要4100/2=2050个地址，最终需要2050500=102500计数完成之后全部写完！！！
3.关于地址，非AXI4的接口最大是30bit

32bit数据线对应的最后两位必须是0；

因此在设计地址时，是28bit的地址+2bit的00拼接
4.因此新建第一个wr_data_moni.v进行创建模拟数据102500个数据；并输出写入与读出的个数之差word_cnt。
5.新建一个控制MCB的时序ddr_burst.v文件，编写写DDR时序，
（1）在c3_calib_done=1之后操作；cmd_en,cmd_bl=50,cmd_instr，cmd_addr都要在cmd_en=1的时刻同时赋值，cmd_en宽度为一个脉冲，因此在cmd_en为低电平时刻cmd_addr要同时顺延加cmd_bl的长度；
（2）由于使用的自动预处理的写入，写入端口c3_p2_因此在cmd_en=0之后要进行延时，为了激活打开命令延时CAS个时钟，此模块延时了20clk，要不然写入不进去；
（3）当wr_data_moni.v模块中word_cnt>=50时开始写入，全部写入完成后返回写指令cmd状态机，在进行延时状态机（注延时状态机内wr_en=0不写入），一直到数据全部写入完成1025000个，就输出wr_over信号
（4）全部写完成之后才进行读DDR，在c3_calib_done=1下操作端口c3_p3_当数据<1025000就开始写指令cmd_instr,cmd_en,cmd_bl=50,cmd_addr,在cmd_en=1的时刻进行编写，也需要延时自动预充电,读出状态机为当c3_p3_rd_empty=1的时候返回状态机写读命令。非空则rd_en,读计数；

注意：这里的读信号都是基于bl突发长度而言；
（5）在读使能为1时，进行数据输出写入TCP输出的fifo中
将ddr3.v文件在ddr_burst.v中进行例化封装，因为要将用户接口与时序连接起来

（6）因为系统时钟我用的是100M，fpga的晶振是50M，因此还要添加一个时钟PLL模块，进行时钟输出；
上板子验证成功！

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