UG470内容简介

UG470配置指南包括有关配置接口的章节，多比特流管理、比特流加密、边界扫描和JTAG配置，以及 Xllinx 7 系列 FPGA 的重新配置技术。

〖部分翻译内容展示〗

第1章

配置概述

本章简要概述了7系列FPGA的配置方法和特性。后续章节对每种配置方法和功能进行了更详细的描述。此处描述的配置方法和功能适用于所有家庭成员，少数例外。

概述

Xilinx®7系列FPGA通过将特定应用的配置数据（比特流）加载到内部存储器来进行配置。7系列FPGA可以从外部非易失性存储设备自行加载，也可以通过外部智能源进行配置，例如微处理器、DSP处理器、微控制器、PC或电路板测试仪。无论如何，有两个通用配置数据路径。第一个是用于最小化器件引脚要求的串行数据路径。第二个数据路径是8位、16位或32位数据路径，用于更高的性能或访问（或链接）到行业标准接口，是处理器或x8或x16并行闪存等外部数据源的理想选择记忆。

与处理器和处理器外设一样，XilinxFPGA可以根据需要在系统中无限次重新编程。

由于赛灵思FPGA配置数据存储在CMOS配置锁存器(CCL)中，因此必须在断电后重新配置。比特流每次都通过特殊的配置引脚加载到器件中。这些配置引脚用作多种不同配置模式的接口：

‧主串口配置模式‧从串行配置模式

‧主SelectMAP（并行）配置模式（x8和x16）

‧从属SelectMAP（并行）配置模式（x8、x16和x32）‧JTAG/边界扫描配置模式

‧主串行外设接口(SPI)闪存配置模式（x1、x2、x4）

‧使用并行NOR闪存的主字节外设接口(BPI)闪存配置模式（x8和x16）

配置模式在第2章配置接口中有详细说明。

通过在专用模式输入引脚M[2:0]上设置适当的电平来选择特定的配置模式。M2、M1和M0模式引脚应通过上拉或下拉电阻(≤1kΩ)或直接接地或VCCO_0设置为恒定直流电压电平。在配置期间和配置之后不应切换模式引脚。有关模式引脚设置选项，请参见第2章，配置接口。

术语Master和Slave指的是配置时钟(CCLK)的方向：

‧在主配置模式下，7系列器件从内部驱动CCLK

振荡器。要选择所需的频率，请使用比特流‑gConfigRate选项。UG628ISE命令行工具用户指南的BitGen部分提供了有关ISE设计套件的更多信息。UG908，Vivado编程和调试用户指南的器件配置比特流设置部分提供了有关Vivado设计套件的更多信息。配置后，除非选择了持久选项或使用SEU检测，否则CCLK将关闭。请参见第6章中的Persist选项。CCLK引脚为3态，带有弱上拉。

‧在从配置模式下，CCLK是一个输入。

无论模式引脚设置如何，JTAG/边界扫描配置接口始终可用。

7系列FPGA与之前FPGA的配置差异

7系列器件支持与Virtex®‑6FPGA相同的配置接口，但主BPI‑Down模式除外。7系列FPGA不支持MasterBPI‑Down模式。此外，一些配置界面通过这些功能进行了增强，可实现更快的配置：

‧主SPI配置模式支持使用高达4位宽的数据总线从SPI闪存读取，这类似于Spartan®‑6FPGA主SPI配置模式。

注意：在7系列中，将DIN引脚功能分配给共享D01配置数据总线引脚的多功能引脚，以支持x2或x4SPI数据宽度。这与DIN是专用引脚的Virtex‑6FPGA不同，也不同于将DIN分配给多用途D0配置数据总线引脚的Spartan‑6FPGA。

‧MasterSPI配置模式支持在下降沿为数据计时，允许时钟周期的最佳使用，因此更快的配置速度。

‧主SPI配置模式支持大于128Mb的闪存密度。

‧主BPI配置模式支持通过闪存设备的突发同步读取模式从BPI（并行NOR）闪存读取。ADV_B引脚是相对于Virtex‑6FPGABPI接口的新引脚，用于支持BPI同步读取模式所需的地址锁存。

‧AES解密器支持高达16位宽的配置数据总线宽度。

‧相对于Virtex‑6，SelectMAP模式和ICAPE2原语没有BUSY引脚/端口。7系列中不需要BUSY，因为SelectMAP/ICAPE2输出数据是确定性的（请参见通过SelectMAP接口访问配置寄存器，第128页。）

‧见UG953，VivadoDesignSuite7系列FPGA和Zynq‑7000SoC库指南，用于配置和边界扫描组件（基元）。7系列原语名称以“E2”后缀结尾，而Virtex‑6FPGA原语以“_VIRTEX6”后缀结尾。

7系列器件支持3.3V、2.5V、1.8V或1.5VI/O的配置接口。配置接口包括bank0中的JTAG管脚、bank0中的专用配置管脚以及bank14和bank15中与特定配置模式相关的管脚。以支持bank0、bank14和bank上适当的配置接口电压15、需要满足以下条件：

‧配置组电压选择引脚(CFGBVS)必须设置为高电平(VCCO_0)或低电平(GND)，才能将组0、14和15中的配置和JTAGI/O设置为3.3V/2.5V或1.8V /1.5V操作，分别。当CFGBVS设置为低以进行1.8V/1.5VI/O操作时，到bank0的VCCO_0电源和I/O信号必须为1.8V（或更低）以避免器件损坏。如果CFGBVS为低电平，则用于bank14和15中配置的任何I/O引脚也必须在1.8V或1.5V下供电和运行。

有关详细信息，请参见第32页的配置组电压选择。

bank14和bank15中I/O的工作电压由VCCO_14和VCCO_15电源分别决定。当bank14或bank15用于配置时，适用bank的VCCO电源应与VCCO_0电压匹配，以实现整个配置接口的电压兼容性。当CFGBVS连接到GND以进行1.8V/1.5VI/O操作时，如果在bank14或bank15中使用任何配置I/O，VCCO_14或VCCO_15以及到bank14或bank15的配置I/O信号必须是1.8V或1.5V以避免设备损坏。

大多数7系列FPGA均受ISE设计套件（也支持前几代产品）和较新的Vivado设计套件的支持。本用户指南中描述的用户选项通常指的是ISE设计套件工具名称，但在Vivado设计套件中也可以找到相同的选项。例如，ISEDesignSuiteBitGen工具生成比特流。在Vivado中，可以使用WRITE_BITSTREAMTcl命令。有关更多信息，请参阅：

‧UG835，VivadoDesignSuiteTcl命令参考指南

‧UG908，VivadoDesignSuite用户指南：编程和调试

注意：BitGen命令选项是VivadoDesignSuite中的Tcl属性。有关属性和值的详细信息，请参阅UG908中的附录A，设备配置比特流设置。

设计注意事项

为了打造一个高效的系统，重要的是要考虑哪种FPGA配置模式最符合系统的要求。每种配置模式都专用于某些FPGA管脚，并且只能在配置期间临时使用其他多功能管脚。配置完成后，这些多功能引脚将被释放以供一般使用。

同样，配置模式可以对某些FPGAI/Obank施加电压限制。

有几种不同的配置选项可用，虽然选项很灵活，但每个系统通常都有一个最佳解决方案。选择最佳配置选项时必须考虑几个主题：整体设置、速度、成本和复杂性。

配置比特流长度

FPGA设计被编译成比特流。比特流通过配置接口加载，以使用设计配置FPGA。每个FPGA部件类型的完整比特流具有固定长度。表1‑1显示了7系列FPGA的比特流长度和其他器件特定信息。

★特别注意★

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