前言

为使广大fpga工程师更快捷地找到所需要的xilinx中文文档，笔者在这里对一些常用的xilinx中文文档做了一个整理。在这里只是对常用的xilinx中文文档做一个简要概述，以方便大家查找自己需要的文档。此文将会持续更新......

一、7系列user guides

UG470	用作描述7系列FPGA配置的技术参考。
UG471	用作描述7系列FPGA SelectIO™资源的技术参考
UG472	用作描述7系列FPGA时钟资源
UG473	用作描述7系列FPGA存储器资源
UG474	用作描述7系列FPGA可配置逻辑块(CLB)的技术参考
UG475	用作描述7系列封装和引脚排列产品规范

二、vivado_user_guides

UG440	详细介绍了 Xilinx 功耗估算器 (XPE) 电子表格，用于进行功耗估算。 XPE 协助针对特定设计需求进行架构评估和 FPGA 选择。 XPE 会考虑资源使用情况、切换速率和 IO 负载，并结合设备模型来计算估计的功率分布。
UG894	详细介绍了在 Vivado 工具中使用 Tcl 脚本、查询和修改内存设计以实现自定义流程。讨论使用 Tcl 过程来定义和共享自定义命令。提供遍历设计层次结构、访问设计的步骤对象，并使用自定义报告。
UG896	详细介绍 Vivado 工具 IP 设计流程，使用各种来源的 IP 内核，包括创建您自己的 IP。Vivado 工具提供整合 IP 来源的 IP 目录，包括来自 System Generator 和 Vivado 高级综合 (HLS) 的 DSP 模块 )，以及第三方 IP。
UG900	描述了将 Vivado 仿真器用作独立工具、作为 Vivado 设计套件的一部分以及使用波形查看器来分析和调试设计。记录 RTL 设计的行为仿真以及综合和实现设计的功能和时序仿真。
UG901	使用 Vivado 综合将 RTL 设计转换为门级网表以在 Xilinx FPGA 中使用 SystemVerilog、Verilog 和 VHDL 实现的详细信息。描述 Vivado 综合在项目和非项目模式中的使用，采用多个综合策略和设计约束。
UG902	将 C、C++ 或 SystemC 设计规范转换为寄存器传输级 (RTL) 代码，以供 Vivado 工具综合和实施。包括 HLS编码风格和命令参考。
UG903	描述在 Vivado工具中使用 Xilinx Design Constraints (XDC)。XDC 结合了行业标准 Synopsys Design Consrain ts(SDC) 和 xilinx 专有约束。创建 XDC 以定义时钟、I/O 延迟和时序例外（如伪路径和多周期路径），以及最小/最大延迟。
UG904	将 C、C++ 或 SystemC 设计规范转换为寄存器传输级 (RTL) 代码，以供 Vivado 工具综合和实施。包括 HLS编码风格和命令参考。
UG905	记录 Vivado 工具中的分层设计 (HD) 方法，例如模块分析和设计重用。 HD 流程让您可以将设计划分为分层块，以便与远程团队成员共享。 HD 模块可以在上下文之外进行合成和实现，然后集成到顶层设计中。
UG906	详细介绍 Vivado工具的功能特色，包括 FPGA 设计的逻辑和时序分析以及工具生成的报告和消息。探讨达成时序收敛的方法，包括审查时钟树和时序约束、设计布局规划以及实现运行时间与设计结果的平衡。
UG907	演示如何在 Vivado 设计套件中使用功耗分析，通过实施一个小项目并使用仿真数据来提高功耗分析的准确性。描述了使用功率优化来选择性地启用优化设计中的特定信号和模块。
UG908	用于对 xilinx FPGA 设计进行编程和调试的文档 Vivado 工具。对 FPGA 进行编程包括从已实现的设计生成比特流文件并将文件下载到目标器件。还介绍了如何调试设计，包括 RTL 仿真和系统内调试。

结束语

对于很多刚入门的fpga工程师来说，查找到需要的资料无疑是很困难的。笔者也走过这样的弯路。因为我淋过雨，所以我想为大家撑一下伞。基于这样的想法，笔者无偿将一些在工作中收集到的fpga资料免费分享了出来。同时，我也将包括并不限于上述xilinx中文文档无偿分享给大家。获取方式请看本文评论。这篇文章毫无疑问是有一定引流成分，但是我更加想要做的是告诉大家有这样一个平台，你可以获取到你想要的资料。

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