FPGA 38译码器

module my38(a,b,c,out
);input a;input b;input c;output reg[7:0]out;always@(a,b,c)        //写*也可以，就是case里的对象begincase({a,b,c}) //合成3位的二进制3'b000: out = 8'b0000_0001;3'b001: out = 8'b0000_0010;3'b010: out = 8'b0000_0100;3'b011: out = 8'b0000_1000;3'b100: out = 8'b0001_0000;3'b101: out = 8'b0010_0000;3'b110: out = 8'b0100_0000;3'b111: out = 8'b1000_0000;default out = 8'b0000_0001;endcaseend
endmodule

testbench

`timescale 1ns/1nsmodule my38_tb();reg a;reg b;reg c;wire [7:0]out;my38 my1(.a(a),.b(b),.c(c),.out(out));initialbegina=0;b=0;c=0;#100;a=0;b=0;c=1;#100;a=0;b=1;c=0;#100;a=0;b=1;c=1;#100;a=1;b=0;c=0;#100;a=1;b=0;c=1;#100;a=1;b=1;c=0;#100;a=1;b=1;c=1;#100;$stop;end
endmodule

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