前言

在前面我们对 Verilog 的基础语法知识进行了学习，对 Verilog也有了一定的了解，接下来的一段时间我们就开始在牛客网上进行刷题，巩固我们的基础知识，熟悉用 Verilog 去写代码。今天我们做的是第一道题——四选一多路器，并附上牛客网刷题的网址：四选一多路器

一、题目描述

制作一个四选一的多路选择器，要求输出为线网类型
状态转换：
d0 11
d1 10
d2 01
d3 00
信号示意图：

波形示意图：

输入描述：
输入信号 d1,d2,d3,d4,sel
类型 wire

输出描述：
输出信号 mux_out
类型 wire

二、实现思路

1.由题可以看出输入与输出的位宽都是2bit
2.然后由波形可以确定出是组合逻辑（输入与输出在同一时刻）
3.并且因为输出定义的是线网类型（wire），所以不能使用 always 组合逻辑块，只能使用连续赋值语句assign来进行赋值；若要使用 always 语句块则需要另外定义一个 reg 型的变量来存储结果，并在输出时使用 assign 语句来赋值。
4.理清对应关系

三、代码展示

解法一

在 always 语句块内赋值，使用 case 语句或者 if…else 语句
1. case 语句

 `timescale 1ns/1ns
module mux4_1(
input [1:0]d1,d2,d3,d0,
input [1:0]sel,
output[1:0]mux_out
);
reg [1:0] mux_reg;
always @(*) begincase(sel)2'b00: mux_reg <= d0;2'b01: mux_reg <= d1;2'b10: mux_reg <= d2;2'b11: mux_reg <= d3;default:;endcaseend
assign mux_out = mux_reg;
endmodule

2. if…else语句

 `timescale 1ns/1ns
module mux4_1(
input [1:0]d1,d2,d3,d0,
input [1:0]sel,
output[1:0]mux_out
);
reg [1:0] mux_out_t;
always @(*) beginif(sel == 2'b00)mux_out_t = d0;else if(sel == 2'b01)mux_out_t = d1;else if(sel == 2'b10)mux_out_t = d2;elsemux_out_t = d3;
end
assign mux_out = mux_out_t;
endmodule

解法二

直接使用 assign 语句赋值，使用条件运算符（ ? : ）

`timescale 1ns/1ns
module mux4_1(
input [1:0]d1,d2,d3,d0,
input [1:0]sel,
output[1:0]mux_out
);
assign mux_out = sel[0]?(sel[1]?d0:d2):(sel[1]?d1:d3);
endmodule

总结

这是我想到的实现四选一多路器设计的三种不同形式，如果还有更多更好的解法，欢迎读到这篇文章的朋友们在评论区告诉我，共同进步嘛。

Verilog学习之四选一多路器设计相关推荐

小梅哥Xilinx FPGA学习笔记1——二选一多路器
二选一多路器〇.功能介绍 1.功能描述 2.原理图一.代码编写 1.设计文件 2.激励文件 3.仿真图二.总结〇.功能介绍 1.功能描述 sl为控制信号,a,b为两个输入信号,out为输出信号 ...
小梅哥-建工程+二选一多路器
1. 通过单击 Quick Start 组的 Create Project 来新建一个 Vivado 设计工程. 说明:在 Vivado 的启动界面中分为 Quick Start.Tasks.Lear ...
FPGA _Verilog HDL_8选一多路选择器设计
一.题目熟悉QuartusII软件,并设计一个8选1多路选择器,并完成其仿真波形图(贴图). 二.源代码 //-------------------------------------------- ...
Vivado（二选一多路器）
开发流程一:Add Sources(二选一多路器代码见下)(Add or creat design sources) module mux2(a,b,sel,out );input a;input ...
【校招Verilog快速入门】基础语法篇：VL1、四选一多路器
文章目录一.题目二.题解一.题目描述制作一个四选一的多路选择器,要求输出定义上为线网类型状态转换: d0 11 d1 10 d2 01 d3 00 信号示意图: 波形示意图: 输入描述: ...
Verilog学习之数据大小端转换设计
文章目录前言一.题目描述二.实现思路 1.函数的概念 2.具体思路三.代码展示总结前言今天我们做的是第十道题--使用函数实现数据大小端转换,这道题其实也比较简单,就是逆向输出一个数据,但 ...
Verilog学习之移位运算与乘法设计
文章目录前言一.题目描述二.实现思路 1.理解移位运算与状态机 1)移位运算 1>算数移位 2>逻辑移位 2)状态机 1>什么是状态机 2>状态机的类型 Moore 型状 ...
【牛客网刷题】VL1 四选一多路器
Verilog学习日志（4选一多路选择器）
初次接触硬件设计相关的东西,对学习过程进行一下记录. 首先根据书上内容设计了一个简单的二选一选择器 Verilog代码如下: module mux2_1 #( parameter DW = 32 // ...

Verilog学习之四选一多路器设计

文章目录

前言

一、题目描述

二、实现思路

三、代码展示

解法一

解法二

总结

Verilog学习之四选一多路器设计相关推荐

最新文章

热门文章