一道verilog笔试题

博主好久没写博客，最近看到一个校招笔试题，就随手写了。下面是题目

verilog code

`timescale 1ns / 1ps
//
// Company:
// Engineer: zhangsy
//
// Create Date: 2019/11/22 12:58:44
// Design Name:
// Module Name: signal
// Project Name:
// Target Devices:
// Tool Versions:
// Description:
//
// Dependencies:
//
// Revision:
// Revision 0.01 - File Created
// Additional Comments:
//
//module signal(input clk,input  rst,input  Signal1,output reg   out1,   output reg   out2,   output reg   out3
);
reg [3:0] count;
reg flag;
always @ (posedge clk )if(rst)begincount <= 4'd0;endelse if(count == 4'd15) count <= 4'd0;else if(flag)count <= count + 1'b1;//---------------------------------
always @ (posedge clk)if(rst)flag <= 1'b0;else if(Signal1) flag <= 1'b1;else if(count == 4'd15 )flag <= 1'b0;//-----------------out1------------------------
always @ (posedge clk)if(rst)beginout1 <= 1'b0; endelse if(flag)out1 <= 1'b1;else out1 <= 1'b0;
//-----------------out2 and out3------------------------
always @ (posedge clk)if(rst)beginout2 <= 1'b0; out3 <= 1'b0;endelse if((flag ) && (count == 4'd0) || (count == 4'd2) || (count == 4'd5) || (count == 4'd9))beginout2 <= 1'b1; out3 <= 1'b0; endelse if(flag)beginout2 <= 1'b0; out3 <= 1'b1; endelse beginout2 <= 1'b0; out3 <= 1'b0; end
endmodule

testbench

// Code your testbench here
// or browse Examples
module test();reg clk;reg rst;reg Signal1;wire out1;wire out2;wire out3;initialbegin/// $dumpfile("d.vcd");///$dumpvars(1);clk =0;rst =1;#100rst =0;Signal1 = 0;#10Signal1 =1;#10Signal1 = 0;endalways #10 clk = ~clk;signal signal1 (.clk,.rst,.Signal1,.out1,   .out2,   .out3
);
endmodule

仿真结果

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