数字IC笔试题，大疆校招16题（仅供参考）

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数字IC笔试题，大疆校招16题（仅供参考）

1.异步fifo的深度计算

FIFO主要用于异步数据传输之间的数据缓冲。我们选择的FIFO深度应该能够保证在最极端的情况下，依然不会溢出。因此考虑的最坏情况一般都是写时钟频次大于读时钟频次，但是若写操作是不间断的数据流，FIFO都没法保证数据不溢出。能够认为写数据的传输是“突发Burst”的，即写操作并不不间断。

从整个时长域上看，"写数据=读数据"。但是在发送方"突发"发送数据的时长T内，是很有可能写数据>读数据的，因此FIFO的深度要能够保证，在这段时长T内，假如接管方未能将发送方发送的数据接管完毕的话，剩下的数据都是能够存储在FIFO内部而且不会溢出的。

实例：一个8bit宽的异步FIFO，输写时钟为100MHz，输出时钟为95MHz，设一个数据包为4Kbit，且两个数据包之间的发送间距足够大。问异步FIFO的深度至少为多少？

发送发一次Burst突发的数据量为4Kbit，即500byte，在两次Burst突发之间有足够的时长，因此我们只用考虑在发送方Burst发送数据的时长T内，假如承受方没法将数据全部接管，其余数据均可存在FIFO内且不溢出。首先发送方Burst发送数据的时长段为 T =

500/100MHz。而在T这段时间内，接收方能够接受的数据量为B_receive = T*95MHz = 500 * 95 / 100 byte = 475 byte，因此 B_remain = B_send - B_ receive = 500 -475 = 25 byte。那么FIFO的深度至少要大于等于25 byte才行。

2、如果只使用2选1mux完成异或逻辑，至少需要几个mux？

Y= A xor B=A!B+AB!= (A == 1’b0) ?B: B!= (A ==1’b0) ?B: ( (B==1’b0) ? 1’b1: 1’b0)

即至少须要两个MUX

3.在对信号采样过程之前抗混滤波,其作用是什么?它选用何种滤波器?其截止频次怎么样确定?

奈奎斯特采样定律

4.线与逻辑

线与逻辑是两个输出信号直接相连能够达到“与”的功能，能够用OC或OD门来达到，须要在输出端加一个上拉电阻。

5.将二输写的与非门当非门运用时，另一端的接法应该是

Y= !A=!(1’b1 && A)

所以另一端接高电平

6.属于高速串行接口的是

PCIE,USB,SPI,RapidIO

7.关于芯片启动时初始化代码在调到main函数之前会执行的操作

硬件初始化？

8.Verilog HDL中哪些构造是不可综合的

Verilog语法很多，没法把所有的重要关键词都列出来。

主要的重要关键词中always，assign，case，for，function等都是可综合的，注意for循环的次数须要固定。

另外一些用于验证的fork-join，initial，#delays等不可综合

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9.关于同步设计和异步设计的描述

移步文章IC设计实例解析之同步和异步电路

比照了同步计数器和异步计数器

10.代码笼罩率

笼罩率是对仿真进度的评估，其中代码笼罩率是客观的，功能笼罩率是主观定义的。代码笼罩率主要有语句笼罩，条件笼罩，路径笼罩，有限状态机笼罩等等

11.面积和速度优化

面积优化：资源共享，串行化；

速度优化：流水线，缩短重要关键路径法，配平寄存器，乒乓操作

面积和优化存在矛盾，逻辑综合的目标就是要在满足时序的情况下尽量减小面积。

12.关于正则表达式中的计数符和通用字符集进行搜索匹配

* 0 or more

+ 1 or more

? 0 or 1

13.时序检查中对异步复位电路的时序分析叫做（）和（）？

恢复时间检查和移除时间检查。recovery time 和removal time检查

14 FPGA内部资源包括哪些及其作用

根据作用就很容易联想出来

15 画一个序列发生器的Moore状态机

两种状态机的区别

16 电路最大频率计算

说了这么多，大家记得留意下方评论第一条（或者私信我）有干货~

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