verilog实现有符号数求绝对值
原码求绝绝对值,比较简单就不再说明,这里按照补码就绝对值进行分析
补码 -->原码
如果数据位负数 则符号位不变 数据位按位求反 + 1;
如果数据位正数,则补码 = 原码
module OToC_code(input [4:0] a,output [4:0] out);//assign out = (a[4] == 1)?({a[4],~a[3:0]}+1):a;assign out = (a[4] == 1)?(~a + 1'b1):a;
endmodule
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