计算机组成原理笔记--流水线的扩展（1）：数据前推与增加宽度

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前言
数据冲突的形式
数据前推
增加流水线宽度

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前言

上一讲简单五级流水线设计与性能讲到了流水线相比于多周期实现的优势，同时也提到了流水化带来的3种冲突：控制冲突，数据冲突，结构冲突。这一讲我们主要会关注：

数据冲突以及如何降低它的影响。

增加流水线宽度以提升指令级并行性（ILP）

这一章及往后将会开始会涉及到乱序执行，长度会较长所以将分成上下两节。

数据冲突的形式

这其实就是数据相关性可能有哪些表现形式，在这里我们用指令编码顺序来命名这些相关性(dependency):

RAW: 在 Ix 写某寄存器后有指令 Iy 读取该寄存器
如果 Iy 提前执行，Iy会读不到正确数据

WAR: 在 Ix 读某寄存器后有指令 Iy 写该寄存器
如果 Iy 提前执行， Ix 会读不到正确数据

WAW: 在 Ix 写某寄存器后有指令 Iy 写该寄存器
如果 Iy 提前执行执行结束，后面指令不能获得正确数据

例子

	指令	冲突1	冲突2	冲突3
1	ADD R1 R2 R3			WAW with 3
2	ADD R4 R1 R5	RAW with 1
3	ADD R1 R5 R3	WAW with 1	WAR with 2

当然，如果使用之前将的简单五级流水线自然是不会有WAW WAR 这两种相关性的。因为每条指令的执行时间都是5个周期，不可能后面的指令跑到前面去。当我们想要去掉这个限制的时候问题就出来了，我们会在后面一点的地方讨论这两种冲突。

RAW 相关性也叫做真数据相关，是无论如何也避免不了的问题。这种相关性来源于本身代码逻辑上的因果性。虽然这个相关性无法解决，但是可以尽可能的减小它带来的停顿损失：通过数据前推。

数据前推

它的思想很朴素：因为不是所有指令得出结果都需要5个周期，很有可能结果已经算出来但是还没有被写回RF中罢了。我们只需要提供通路，将中间结果引到ID级就可以了。

1 2 3 这些通路同时要提供数据，寄存器地址以及寄存器写使能 3种信号。在ID级中匹配选择地址相同的路径，如果有多个相同地址，选最靠近ID级的数据。注意，对于Load 指令，数据只可能出现于通路2 3。所以RAW并没有完全消除，流水线依然会停顿如果有指令依赖于它的话。

当然，实现数据前推的比较还有一种替代方法。因为所有指令都必然会经过ID级，我们也知道每条指令实际出结果可能在哪一级。我们完全可以在ID级建一个储存结果位置的表：

	Reg Address	Time Left To be in Register
1	R1	0
2	R2	2
3	R3	3
…	…	…

通过Time Left To be in Register 这一项来控制选择前推通路。0代表已经在寄存器了，直接读就好。这个表项具体的实现是使用移位寄存器，而不是直接使用计数器。 如果有指令写比如R2时，R2会重置为3(初始值)。

这种方法最大的问题就是会使用到大量的连接线，而且在ID级的MUX(通路选择)会非常的大。如果有多条流水线，这些线的数量与宽度是很可怕的。

增加流水线宽度

虽然之前讲的5级流水线很简单，效果也还不错，但是我们总想要更高的速度，更好的性能。增加性能的好方法是增加并行性，所以我们想把流水线做宽以便塞进更多执行单元。我们甚至可以把流水线做的不一样长，这样就可以减小数据前推的负担。但是这样一来，指令的顺序就很有可能与编码的时候不一致，而出现乱序执行。同时也出现了新的结构冲突：WB级可能同时需要写回3条指令！！

这很明显代价很大，需要检测的冲突变多了很多。为了解决日益增长的检测负担，我们另加了一级流水线 Issue （I）。这里将放置我们的冲突检测模块: 计分板(Score Board)，同时我们将RF的位置也移动到这一级里。

有人可能会问，假如说一个单发射流水线也有必要这么做吗？毕竟Write Back的时候只能一条一条写回，有必要让运算单元并行吗？我认为是有的，比如说Load/Store指令可能会花相当长的时间来执行(miss)。这时候让其他无关指令同时执行，有利于减小损失，提高CPU利用率。