PADS Logic电路原理pcb设计(线路硬件设计实践问题总结)

电子线路硬件设计实践过程问题总结
一、原理图常见问题
1、没有正确设置显示格点和设计格点，导致在建立原理图库文件时管脚与管脚之间的距离不均衡或者在连线时经常对不齐，连续容易扭曲。如图所示：

图：设计格点设置不规范导致建立原理图库文件时管脚与管脚间的距离不均衡

图：连线时经常对不齐，连线容易扭曲
为了尽量减少这种问题，必须注意显示格点和设计格点的设置，显示格点一般情况设置为100Mil（gd 100），设计格点（鼠标移动的步伐）一般设置为50Mil（g 50），这样在建库时每放一个管脚终端鼠标移动一步的距离都是50Mil，有效地控制距离不均衡的问题。特别注意的是这个设计格点不要和PCB设计中的设计格点混了，两个软件在设计格点的设置是不一样的，PCB中设计格点是6.25Mil，很多同学这个参数混了，所以导致出现上述两种现象，直接影响原理图整体出来的效果。
2、一般情况下拿到一个原理图文件，建议首先检查它的设计格点和显示格点的设置，在右下角的状态栏可看到设计格点。下图的设计格点明显是不规范的，会导致上面的问题频繁出现，出现这种问题主要是把Logic和Layout两个软件的设置混淆了。

图：设计格点不规范
3、特殊情况处理：在设计格点为50Mil时如果偶尔出现连线不流畅时，可临时将设计格点设置为10Mil左右，处理完后必须及时设置回50Mil，防止后续出现问题。
4、对以后想从事PCB设计或嵌入式行业的同学在学习本软件时的建议：建立的库文件必须整体美观，整洁，对称，也就是所谓的标准化要求自己，在绘制原理图时注意Off-page、GND、VCC等标号的方向。

图：整体整洁，应该显示的电源网络标号尽量显示出来，电阻电容属性值摆放整齐

图：上拉电阻和下拉电阻一般要符合逻辑、VDD和GND等网络出线时注意靠边对齐

二、PCB设计中常见问题
1、Logic和Layout进行网络表数据发送时，经常出现有的元件PCB封装在库里面存在却发现总是不出现。这种情况一般是库管理混乱引起的，原理图的元件库Parts和PCB封装的库Decals不属于同一个库文件下，软件就产生这种现象了。解决办法是：把同一个元件的Parts和Decals保存在同一个库文件下，重新发送一下网络表数据。如果上述方法不能解决，可能是当前元件不止在一个库文件中存在，删除其中一个库中的元件基本上可以解决这种问题。
2、显示格点和设计格点的问题，参考上面原理图常见问题1和2。
3、特殊情况处理：在设计格点为6.25Mil时如果偶尔出现通不过时，在绕过插孔间时最常见，可以适当把设计格点临时调整为1Mil，此段信号布线处理完后必须及时设置回6.25Mil，防止后续出现问题。
4、灵活使用设置个性化网络颜色，如电源和地的颜色特殊化，方便布局和布线时区分。View—>Nets。
5、布线时特别注意的是必须打开规则检查（DRP），否则很容易出现走线短路或者间距太密的问题。
6、如果在布线过程中发现过孔打不了，而且你又修改过VIA大小，那多半是“欠揍”。这种情况基本上是修改VIA数据犯错，只修改了上层的大小，中间层和背面层的大小没有设置统一，导致VIA数据出错而使用不了。如图所示:

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