verilog对信号二分频时钟分频信号作为时钟使能信号

 module erfenpin(clk    ,rst_n  ,//其他信号,举例doutdout);//参数定义parameter      DATA_W =         8;//输入信号定义input               clk    ;input               rst_n  ;//输出信号定义output              dout   ;//输出信号reg定义reg                 dout   ;//时序逻辑写法always@(posedge clk or negedge rst_n)beginif(rst_n==1'b0)begindout<=0;endelse begindout<=~dout;endend
endmodule

`timescale 1 ns/1 nsmodule testbench_name();//时钟和复位reg clk  ;reg rst_n;//uut的输出信号wire      dout ;//时钟周期，单位为ns，可在此修改时钟周期。parameter CYCLE    = 20;//复位时间，此时表示复位3个时钟周期的时间。parameter RST_TIME = 3 ;erfenpin U1(.clk    (clk     ), .rst_n  (rst_n   ), .dout  (dout   ));//生成本地时钟50Minitial beginclk = 0;forever#(CYCLE/2)clk=~clk;end//产生复位信号initial beginrst_n = 1;#2;rst_n = 0;#(CYCLE*RST_TIME);rst_n = 1;endendmodule

而不能将分频信号作为新的时钟信号

//cnt计数器
always  @(posedge clk or negedge rst_n)beginif(rst_n==1'b0)begincnt<=1'b0;endelse if(cnt==2)begincnt<=1'b0;endelse begincnt<=cnt+1;end
end
//en使能信号
always  @(posedge clk or negedge rst_n)beginif(rst_n==1'b0)beginen<=1'b0;endelse if(cnt==2)beginen<=1'b1;endelse beginen<=1'b0;end
end
//使用en信号
always  @(posedge clk or negedge rst_n)begin//错always  @(posedge en or negedge rst_n)if(rst_n==1'b0)beginendelse if(en==1)beginendelse beginend
end

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