Verilog功能模块——时钟分频

一. 模块功能与应用场景

模块功能：对输入时钟进行任意倍数分频。

应用场景：

需要对时钟进行分频，而PLL不能满足要求或者使用起来不方便
需要固定倍数关系的时钟

二. 模块框图与使用说明

通过参数DIV控制分频系数，输出div_clk = clk / DIV。

注意：

1.原始div_clk是门控时钟，一般不推荐使用。但Vivado软件综合时会自动给div_clk加BUFG，使其使用全局时钟资源变为全局时钟，故此处不在代码中加入BUFG原语，同时也保证了代码的通用性。

2.未在Quartus中测试过，不知道是否也会自动转为全局时钟，需要注意。

三. 模块代码

/** @Author       : Xu Dakang* @Email        : XudaKang_up@qq.com* @Date         : 2021-04-30 08:22:46* @LastEditors  : Xu Dakang* @LastEditTime : 2021-04-30 16:24:07* @Filename     : clkDivider.sv* @Description  : 时钟分频模块
*//*
! 模块功能: 将输入时钟根据参数DIV分频. DIV为正整数, 得到div_clk = clk / DIV
* 思路:1.当DIV为1时，时钟原样输出1.当DIV为偶数时, 直接生成占空比50%的方波即可2.当DIV为奇数时, 需要用到下降沿触发, 生成两个占空比不是50%的方波, 然后做或运算
*/module clkDivider
#(parameter DIV = 2 // 时钟分频系数
)(output logic div_clk,input  logic clk,input  logic rstn
);//< 分频计数 ++++++++++++++++++++++++++++++++++++++++++++++++++++++++++++
logic [$clog2(DIV)-1 : 0] div_cnt;
always_ff @(posedge clk, negedge rstn) beginif (~rstn)div_cnt <= '0;else if (div_cnt < (DIV - 1)) // 计数最大值：DIV-1div_cnt <= div_cnt + 1'b1;elsediv_cnt <= '0;
end
//< 分频计数 ------------------------------------------------------------//> 生成分频时钟 ++++++++++++++++++++++++++++++++++++++++++++++++++++++++++++
logic div_clk_a;
always_ff @(posedge clk, negedge rstn) beginif (~rstn)div_clk_a <= 1'b0;else if (div_cnt < (DIV >> 1))div_clk_a <= 1'b1;elsediv_clk_a <= 1'b0;
endlogic div_clk_b;
always_ff @(negedge clk, negedge rstn) begin // 下降沿触发if (~rstn)div_clk_b <= 1'b0;else if (div_cnt < (DIV >> 1))div_clk_b <= 1'b1;elsediv_clk_b <= 1'b0;
endalways_comb beginif (DIV == 1)div_clk = clk;else if (DIV[0] == 0) // 分频系数为偶数div_clk = div_clk_a;else             // 分频系数为奇数div_clk = div_clk_a | div_clk_b;
end
//> 生成分频时钟 ------------------------------------------------------------endmodule

四. testbench

/** @Author       : Xu Dakang* @Email        : XudaKang_up@qq.com* @Date         : 2021-04-29 22:55:32* @LastEditors  : Xu Dakang* @LastEditTime : 2021-04-30 16:22:07* @Filename     : clkDivider_tb.sv* @Description  : testbench of clkDivider
*/module clkDivider_tb ();timeunit 1ns;
timeprecision 1ps;logic         div_clk;logic         clk;
logic         rstn;parameter DIV = 2;clkDivider #(.DIV(DIV)) clkDivider_inst01 (.*);// 生成时钟
localparam CLKT = 2;
initial beginclk = 0;forever #(CLKT / 2) clk = ~clk;
endinitial beginrstn=0;#(CLKT*2) rstn=1;#(DIV*CLKT*5) $stop;
endendmodule

五. 仿真验证

仿真工具：Vivado 2020.2 Simulator。

DIV = 1时：
DIV = 2时：
DIV = 5时：

六. 工程分享

clkDivider 时钟分频模块 vivado 2020.2工程.7z

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