ABC Command

Combinational synthesis

resyn,resyn2,resyn2rs(delay)

rewrite;refactor;balance;多次迭代
balance(delay)

采用拓扑排序，选择每个多输入与门的最小延迟树分解，主要在不增加面积的基础上去优化延迟
cleanup

清除悬浮节点(the logic nodes that do not fanout into POs and latches)
collapse

递归地将扇出节点组成一个网络，使用BDD构建，限于较小电路使用
refactor(A&D)

对AIG中的逻辑锥(10-20个输入)进行迭代collapsing 和refactoring ，试图减少AIG节点的数量和逻辑层的数量
renode

在这个AIG中创建节点边界，并折叠中间逻辑以形成更大的节点。
rewrite(A&D)

[外链图片转存失败,源站可能有防盗链机制,建议将图片保存下来直接上传(img-mGXAYCqv-1662712477516)(C:\Users\foggy\AppData\Roaming\Typora\typora-user-images\image-20220907091655825.png)]
resub

对于当前节点，重新使用网络中已经出现过的节点进行表示，如果有更好的效果，则被接受
rr

执行AIG的冗余移除
strash

通过一级结构哈希将现有网络转换为AIG(纯组合)
sweep

移除悬空节点，将buffers和反向器折叠到它们的扇出中，传播常数，并移除重复的扇出。sweep不能应用于AIG，因为AIG在结构上经过哈希处理，因此没有buffers、反向器和未传播的常量节点。要删除逻辑网络中的buffers节点，使用sweep。

Sequential synthesis

最简单的时序转换是retime。重新计时会使网络结构保持不变，但会移动锁存器，使每个PI/PO路径和每个环路上的锁存器数量保持不变。更复杂的时序转换会修改逻辑结构和锁存器的位置。在序列变换中，给出了集成序列优化算法的一个特殊位置，该算法通过对单个节点进行局部重构和重定时等一系列简单的局部变换，就可以获得电路的全局最优延迟。在ABC中，集成顺序优化目前通过if -s命令执行。该命令通过探索逻辑合成过程中看到的所有逻辑结构的组合空间、所有可能的技术映射和所有可能的复时，找到电路的最小延迟。

retime

实现多种重计时方式:最前重计时、最后重计时、最小寄存器、启发式最小延迟、延迟最优重计时

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