vivado中复数乘法器IP核使用小结

添加ip核

进入工程，点击IP Catalog，在弹出的窗口中点击数学功能–math functions，选择multipliers–complex multiplier，即复数乘法器。

根据设计需求对IP核进行修改

双击ip核，进行参数设置。

我们平时需要进行的参数设置为ip核名字，输入位宽，此处命名复数乘法器ip核为mult，设置两个乘数的位宽为12。
点击implementation details

可以看出，输入乘数[11:0]为实部，[27:16]为虚部，输出结果[24:0]为实部，[56:32]为虚部。
点击乘法器ip核下.v文件，查看例化

// This empty module with port declaration file causes synthesis tools to infer a black box for IP.
// The synthesis directives are for Synopsys Synplify support to prevent IO buffer insertion.
// Please paste the declaration into a Verilog source file or add the file as an additional source.
(* x_core_info = "cmpy_v6_0_15,Vivado 2018.2" *)
module mult(aclk, s_axis_a_tvalid, s_axis_a_tdata, s_axis_b_tvalid, s_axis_b_tdata, m_axis_dout_tvalid, m_axis_dout_tdata)
/* synthesis syn_black_box black_box_pad_pin="aclk,s_axis_a_tvalid,s_axis_a_tdata[31:0],s_axis_b_tvalid,s_axis_b_tdata[31:0],m_axis_dout_tvalid,m_axis_dout_tdata[63:0]" */;input aclk;input s_axis_a_tvalid;input [31:0]s_axis_a_tdata;input s_axis_b_tvalid;input [31:0]s_axis_b_tdata;output m_axis_dout_tvalid;output [63:0]m_axis_dout_tdata;
endmodule

输入信号位宽为32位，输出为64位，将输入乘数的虚部和实部按照相应的格式放进一个32位的寄存器中，其余位补零，然后输入至乘法器ip核中。

调用及结果验证

按照具体的设计对复数乘法器进行调用。

mult mult_r(.aclk                (clk),.s_axis_a_tvalid     (r_valid_r),.s_axis_a_tdata      (r_data),.s_axis_b_tvalid     (c_valid_r),.s_axis_b_tdata      (c_data),.m_axis_dout_tvalid  (weight_valid_1),.m_axis_dout_tdata   (out_data_1));

添加testbench文件，进行仿真模拟。

部分代码如下

    initialbeginvalid_1 <= 1'b1;      //产生参考信号r_re    <= 12'b000000000001;r_im    <= 12'b000000000110;valid_2 <= 1'b1;      //产生待校准信号c_re    <= 12'b000000000010;c_im    <= 12'b000000000010;end

      r_data[11:0]     <= r_data_re_r;r_data[15:12]    <= 4'b0000;r_data[27:16]    <= r_data_im_r;r_data[31:28]    <= 4'b0000;c_data[11:0]     <= c_data_re_r;c_data[15:12]    <= 4'b0000;c_data[27:16]    <= c_data_im_r;c_data[31:28]    <= 4'b0000;

此处进行了两次复数乘法运算，vivaido仿真结果如上，matlab测试验证如下：

结果正确可行，其他细节待究，有什么问题可评论私信一起讨论。

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