java位宽_在系统verilog中保留枚举中的位宽

我如何在Enum中保留位宽？

例如，在以下代码中： -

typedef enum bit[2:0] {

b1=2'b10,

b2=3'b100

}b;

{// regular stuff module, initial begin etc..

b a1,a2;

a1=b1;

a2=b2;

$display("b=%0d %b",$bits(a1),a1); **// prints 3, 010**

$display("b=%0d %b",$bits(a2),a2); **// prints 3, 100**

}

我怎样才能获得第一个声明打印2,10

我也试过以下： -

typedef enum {

w1=2,

w2=3

}w;

w wa1,wa2;

int len,len2;

bit [3:0] bb;

{

bb=a1;

len=w1;

$display("b=%0d %b",$bits(bb[len:0]),wa1);

enter code here

bb=a2; len=w2;

$display("b=%0d %b",$bits(bb[len:0]),wa2);

}

which has compile issue .

保留变量/枚举位宽的任何其他技术也是受欢迎的 .

--------------原始问题发布后编辑-----------------

提出这个问题的一种更简单的方法是......

可以说我有点[31：0] a;

我需要实现如下功能： -

function bit[] get(bit[31:0] a, int size)

return a[(size-1):0];

谢谢，

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