数字电路基础与Quartus-II入门之——D触发器
录
- 一、简说D触发器
- 二、原理图实现D触发器及时序仿真
- 2.1 新建项目
- 2.2 创建原理图
- 2.3 编译原理图
- 2.4 创建vwm格式波形文件
- 2.5 时序波形仿真
- 三、调用D触发器及时序仿真
- 3.1 新建项目
- 3.2 创建原理图
- 3.3 编译原理图
- 3.4 创建vwm格式波形文件
- 3.5 时序波形仿真
- 四、Verilog语言写一个D触发器并仿真
- 4.1 新建项目
- 4.2 新建Verilog文件
- 4.3 编写文件并查看电路图
- 4.4 仿真测试
- 五、总结
- 参考文献
一、简说D触发器
- D触发器是一个具有记忆功能的，具有两个稳定状态的信息存储器件，是构成多种时序电路的最基本逻辑单元，也是数字逻辑电路中一种重要的单元电路。
因此，D触发器在数字系统和计算机中有着广泛的应用。触发器具有两个稳定状态，即"0"和"1"，在一定的外界信号作用下，可以从一个稳定状态翻转到另一个稳定状态。- D触发器有集成触发器和门电路组成的触发器。触发方式有电平触发和边沿触发两种，前者在CP(时钟脉冲)=1时即可触发，后者多在CP的前沿（正跳变0→1）触发。
- D触发器的次态取决于触发前D端的状态，即次态=D。因此，它具有置0、置1两种功能。
对于边沿D触发器，由于在CP=1期间电路具有维持阻塞作用，所以在CP=1期间，D端的数据状态变化，不会影响触发器的输出状态。- D触发器应用很广，可用做数字信号的寄存，移位寄存，分频和波形发生器等等。
- 更多可见：百度百科：D触发器
二、原理图实现D触发器及时序仿真
2.1 新建项目
- 点击 file → New Project Wizard…
- 一个next后，指定文件保存路径以及文件名：
- 一个next后，选择开发板
- EDA工具的 Simulation选中None，使用波形文件仿真
- 然后finish就完成了.
2.2 创建原理图
- 点击：file → New → Block Diagram/Schematic File
- 双击页面中，弹框中输入nand2，右边会出现对应的两输入的与非门，依次添加4个与门nand2和1个非门not，及输入input与输出input各两个
- 最后连线好如下：
2.3 编译原理图
- 保存电路图
- 启动分析与综合，编译原理图文件，如出现错误，需修改原理图。
- 得到硬件电路图，如下
2.4 创建vwm格式波形文件
- 选择 file → new → University Program VWF
- 选择Edit → Insert → Insert Node or Bus
- 添加Node or Bus
- 再点击一个OK即可
- 编辑输入Clk，产生时钟信号
- 选择D，修改波形
- 先编译一下
2.5 时序波形仿真
- 点击进行仿真
- 仿真结果：
可以看到波形变化有时延，整个波形也满足D值影响Q值
三、调用D触发器及时序仿真
3.1 新建项目
- 同前面1.1
3.2 创建原理图
- 同样 file → New → Block Diagram/Schematic File
- 调用触发器：
- 最后效果
3.3 编译原理图
- 编译原理图文件，查看硬件电路图
- 结果如下
3.4 创建vwm格式波形文件
- 创建文件方法同上： file → new → University Program VWF
- 编辑好的波形如下：
- 先保存，然后仿真
- 会出错，这时我们再去编译一下，如果不先仿真不会出现 simulation\qsim 这个文件夹
- 先 Tool → Launch Simulation Library Compiler 打开，配置同样和上文一样：
- 编译结果如下
3.5 时序波形仿真
- 回到仿真界面，重新仿真，仿真结果：
四、Verilog语言写一个D触发器并仿真
4.1 新建项目
- file → New Project Wizard…，同上文
4.2 新建Verilog文件
- file → New → Verilog HDL File → OK
4.3 编写文件并查看电路图
- 写入内容
//dwave是文件名
module dwave(d,clk,q);input d;input clk;output q;reg q;always @ (posedge clk)//我们用正的时钟沿做它的敏感信号beginq <= d;//上升沿有效的时候，把d捕获到qend
endmodule
- 保存为dwave.v
- 编译后查看电路图（方式同上文）
4.4 仿真测试
- 先创建vwm格式波形文件，保存，然后仿真会出错，这时我们再去编译一下，如果不先仿真不会出现 simulation\qsim 这个文件夹
- 同样编译，同上文一致
- 仿真：
- 结果
五、总结
整个实验步骤比较多，但是很多都是重复的，只是内容稍有不同。
D触发器：SD和RD接至基本RS触发器的输入端，它们分别是预置和清零端，低电平有效。当SD=1且RD=0时(SD的非为0，RD的非为1，即在两个控制端口分别从外部输入的电平值，原因是低电平有效)，不论输入端D为何种状态，都会使Q=0，Q非=1，即触发器置0；当SD=0且RD=1(SD的非为1，RD的非为0）时，Q=1，Q非=0，触发器置1，SD和RD通常又称为直接置1和置0端. （取自百度百科——D触发器，更多可自行了解）
参考文献
- Quartus-II13.1三种方式实现D触发器及时序仿真
- Modelsim SE版本的安装及使用方法
- 【Quartus II】D触发器
- Quartus-II之D触发器
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