《Verilog数字系统设计教程》夏宇闻 第四版思考题答案（第3章）
1.模块由几个部分组成？
由描述接口和描述逻辑功能两部分组成。
2.端口分为几种？
三种：输出口，输入口，输入/输出口。
3.为什么端口要说明信号的位宽？
因为如果不说明信号的位宽可能会在信号发生改变时发生错误，不容易看出接收到的信号的数据宽度，就很难进行数据的处理。
4.能否说模块相当于电路图中的功能模块，端口相当于功能模块的引脚？
可以那样说，每个模块都有特定的功能，而功能的实现就必须依靠具体的电路得以实现，端口是信号传递的通道，可以说是功能模块的引脚。
5.模块中的功能描述可以由哪几类语句或语句块组成？它们出现的顺序会不会影响功能的描述？
用assign语句声明，用实例元件，用always块。它们出现的顺序不会影响到功能的描述。
6.这几类描述中的哪一种直接与电路结构有关？
用实例元件直接与电路结构有关。
7.最基本的Verilog变量有哪几种类型？
wire型、reg型、memory型。
8.reg型和wire型变量的差别是什么？
reg型变量是寄存器变量，wire型变量是连线型变量。两者根本性的差别在于reg型变量有个寄存器来存放变量，这个值只有变量发生改变时才会改变，否则保证原来的值不变，wire型变量的值不是确定的值。
9.由连续赋值语句（assign）赋值的变量是否能是reg类型的？
可以是reg类型的变量。
10.在always模块中被赋值的变量能否是wire类型的？如果不能是wire类型的，那么必须是什么类型的？它们表示的一定是实际的寄存器吗？
不能。必须是reg类型的变量，它们表示的不一定是实际的寄存器。
11.参数类型的变量有什么用处？
参数类型的变量的好处是可以提高程序的可读性和可维护性。
12.Verilog语法规定的参数传递和重新定义功能有什么直接的应用价值？
可以用于定义延迟时间和变量宽度。
13.逻辑比较运算符小于等于“<=”和非阻塞赋值大于等于“<=”的表示是完全一样的，为什么Verilog在语句解释和编译时不会搞错？
因为逻辑比较时“<=”两边是两个操作数，此时“<=”是双目运算符，而在非阻塞赋值时“<=”的右边是操作数，此时“<=”是单目运算符。
14.是否可以说实例引用的描述实际就是严格意义上的电路结构描述？
不能实例引用的描述是在门级电路上加以描述的，和严格意义上的电路结构描述还是有点差距的。
《Verilog数字系统设计教程》夏宇闻 第四版思考题答案（第3章）相关推荐
- verilog学习|《Verilog数字系统设计教程》夏宇闻 第三版思考题答案（第三章）
<Verilog数字系统设计教程>夏宇闻 第三版思考题 答案合集 : Verilog学习系列 第三部分 1.模块由几个部分组成? 由描述接口和描述逻辑功能两部分组成. 2.端口分为几种 ...
- verilog学习|《Verilog数字系统设计教程》夏宇闻 第三版思考题答案（第五章）
<Verilog数字系统设计教程>夏宇闻 第三版思考题 答案合集 :个人主页verilog专栏中 1.为什么建议在编写Verilog模块程序时,如果用到 if 语句建议大家把配套的else ...
- verilog学习|《Verilog数字系统设计教程》夏宇闻 第三版思考题答案（第十四章）
<Verilog数字系统设计教程>夏宇闻 第三版思考题 答案合集 : Verilog学习系列 第三部分 1.用带电平敏感列表触发条件的always 块表示组合逻辑时,应该用哪一种赋值? ...
- 【Verilog数字系统设计（夏宇闻）4-----Verilog语法的基本概念2】
Verilog数字系统设计(夏宇闻)3-----Verilog语法的基本概念2 Verilog 模块的基本概念 Verilog用于模块的测试 Verilog 模块的基本概念 下面先介绍几个简单的Ver ...
- 在VIVADO上实现的非常简易的RISC-V CPU设计（来自《Verilog数字系统设计》夏宇闻著）
在VIVADO上实现的非常简易的RISC-V CPU设计 一.实验要求重述: 1.实验目的 2.实验要求: 二.学习准备: 1.什么cpu? 2.cpu需要具有哪些部件? 3.什么是RISC_CPU? ...
- Verilog数字系统设计（夏宇闻）—课后思考题记录（上）
00.绪论 1.什么是信号处理电路?它通常由哪两大部分组成? 数字信号处理电路是进行一些复杂的数字运算和数据处理,并且又有实时响应需求的电路. 它们通常是由高速专用数字逻辑系统或专用数字信号处理器所构 ...
- Verilog数字系统设计教程[第4版]夏宇闻——第17章RISC_CPU代码
Verilog数字系统设计教程[第4版]夏宇闻--第17章EEPROM代码 clk_gen.v accum.v adr.v alu.v counter.v register.v datactl.v m ...
- Verilog数字系统设计教程[第4版]夏宇闻——第三部分练习十二
Verilog数字系统设计教程[第4版]夏宇闻--第三部分练习十二 测试仿真流程 模块源代码 测试模块代码 测试仿真流程 测试仿真环境为win系统下的quartus prime + modelsim ...
- Verilog数字系统设计教程[第4版]夏宇闻——第三部分练习四
Verilog数字系统设计教程[第4版]夏宇闻--第三部分练习四 测试仿真流程 模块源代码 测试模块代码 结果波形 测试仿真流程 测试仿真环境为win系统下的modelsim 模块源代码 //---- ...
最新文章
- 一个TreeView 样式表
- 18亿用户、10万条电源线、4200万月活......创业者的底限究竟在哪里？
- POJ 2823-Sliding Window单调队列解题报告
- php 数据库 加载图片,图片显示不出来，但是数据库里有显示
- android 画布心形,Android CustomShapeImageView对图片进行各种样式裁剪：圆形、星形、心形、花瓣形等...
- Mac下IDEA快捷键操作
- 全网首发：怎样加快android doubango的编译速度？
- Matable实现利用互相关函数求相位差
- 开源的微信公众号管理工具
- 世界卫生组织健康标准
- GLSL 参考GIMP源码实现色彩平衡调节
- PHP毕业设计源代码剧影评|剧评影评系统
- TCP/IP与UDP
- word2003插入自选图形外面长方形边框的显示和隐藏
- 关于5G时延的深度解读，非常详尽！
- 企业为什么要做软文推广？
- MySQL安装版步骤
- Ueditor文本回显问题
- 苹果大战高通，英特尔摇旗呐喊，三星坐享渔翁之利？
- 谷粒商城二十二订单服务支付宝支付