KU040 slice内 路径分布 和 延时参数
每个slice中,lut 的出口 O6 以最短路径可以连接到同一个slice其他的 lut 的 I0-l5 入口的情况,
以下为 lut O5 的相邻情况
下面是 8个reg (AFF-HFF)通过最短路径连接 到同一个slice中不同 lut 之间的连接关系
最短路径是指 只经过一次 线交换器 (int_inter),也叫线路相邻 ,如下图为 H6LUT 的 O6 以最短路径连接到 B6LUT 的 I3(a-lut 4),
所有最短路径的延时都在 120 ps 左右,误差一般在10ps之内,可以认为等长,若想要某一条线的延时参数,除了在schemtic界面生成时序报告之外,还可以在dev界面右键此线,选择enter_assign_routing_mode(手动布线模式),然后load_net_delay,点击确认后删除某一条节点,可以进行手动布线,复杂线路要先在schemtic界面上选中路径后,才会在dev界面出现手动选项
下面是 lut 不同入口到出口 O6的延时,单位是ns
inport | lut dly |
l0 | 0.188 |
l1 | 0.172 |
l2 | 0.132 |
l3 | 0.116 |
l4 | 0.07 |
l5 | 0.04 |
可以参考 Altera内部结构(二):Cyclone IV芯片结构之逻辑单元(LE)_QNee的博客-CSDN博客_altera le
其中有 lut 的内部结构
从reg的相邻关系表格,可以看到,同一个slice中基本上有 4个reg 会以最短路径连接到 同一个lut的 I2-I5,可以认为此四个reg的数据几乎同步(10ps内)到达此 lut
还可以看到,相邻slice的同一个lut之间没有最短路径,延时在150ps以上
只有 E6LUT 可以用最短路径连接到上面slice的 A6LUT 的 I6, 延时 同样为120ps
时钟系统 global_clk 到达每个 reg 的clk / rst / clk_en 管脚的延时都是接近等长(误差10ps之内),因为这些管脚都是4个reg共用同一个走线,并且内部做了等长,其他的线都是在 线交换器 处有单独的走线,不共用
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