前言

尽管JESD204B不分Xilinx还是Intel，但两家的IP还是有一些差别的，不提前研究的话也不太可能能直接上手，这里，我希望和当年研究Xilinx公司JESD204B一样，能够细致的掌握

那么首先就从搭建JESD204B的例程开始吧

IP核设置

卡片1

卡片2

卡片3

卡片4，点击红色方框处按钮，生成example

生成结果说有错误，没关系，我们只需要ip_sim成功生成了就行

操作步骤

在jesd204_0_example_design\ip_sim文件夹中读取README.txt，里面有仿真说明。关键的步骤如下：

--VERILOG--To generate the Verilog simulation model, run "quartus_sh -t gen_sim_verilog.tcl"
at Linux command prompt.The generated JESD204B Verilog simulation model files can be found in the subdirectory "./testbench/altera_jesd204_sim".--ModelSim--
To simulate the testbench using ModelSim AE/SE: 1) Change directory to ./testbench/mentor
2) Start ModelSim and run the "run_altera_jesd204_tb.tcl" script: in ModelSim, enter "do run_altera_jesd204_tb.tcl".

第一步，运行quartus_sh -t gen_sim_verilog.tcl产生Verilog仿真模型

第二步，打开modelsim，并且到指定路径，然后直接do run_altera_jesd204_tb.tcl 即可。

这里需要到windows开始列表中找到Tcl Shell这个工具

cd E:/workspace/20220824/jesd204_0_example_design/ip_sim
quartus_sh -t gen_sim_verilog.tcl

就开始生成仿真模型了

生成成功显示以下信息：

然后进行第二步
打开modelsim，输入下面指令

cd E:/workspace/20220824/jesd204_0_example_design/ip_sim/testbench/mentor
do run_altera_jesd204_tb.tcl

仿真就跑起来了。并且打印出了成功信息

第一步完成了，接下来就需要去理解一下这个仿真模型了

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