Verilog——三角波发生器（状态机）

最简单的状态机：三角波发生器

假设：

上升为0状态，下降为1状态

在0状态：计数器进行加一操作，加到299为止。

在1状态：计数器进行减一操作，减到1为止。

Verilog代码：使用case语句

`timescale 1ns/10ps//testbench测试代码用的时间单位//上面没有看到输入端口，但是这是时序电路，所以有时钟和复位端口，clk和resmodule tri_gen(clk,res,d_out);
input               clk;
input               res;
output[8:0] d_out;//到299，256八位，则299要九位reg               state;//主状态机寄存器，这里只有两个状态1，0，1个比特
reg[8:0]          d_out;always@(posedge clk or negedge res)
if(~res)beginstate<=0;d_out<=0;//复位
end
else begincase(state)//状态机用case语句0://上升begind_out<=d_out+1;if(d_out==299)beginstate<=1;//跳转到状态2endend1://下降begind_out<=d_out-1;if(d_out==1)beginstate<=0;//跳转到状态1endendendcase
endendmodule

testbench测试代码

//---------testbench of tri_gen---
module tri_gen_tb;
reg             clk,res;
wire[8:0]       d_out;
tri_gen U1(.clk(clk),.res(res),.d_out(d_out));initial beginclk<=0;res<=0;#17         res<=1;#8000    $stop;
endalways #5 clk<=~clk;endmodule

如果是梯形波：三个状态，上升，平顶，下降，需要修改case语句。

注意state的位数。

如果state状态全用了，不用default，否则要用。

module tri_gen(clk,res,d_out);
input               clk;
input               res;
output[8:0] d_out;//到299，256八位，则299要九位reg[1:0]         state;//主状态机寄存器，此时有三个状态。如果需要加其他状态，注意寄存器的位数
reg[8:0]         d_out;reg[7:0]     con;//计数器，记录平顶周期always@(posedge clk or negedge res)
if(~res)beginstate<=0;d_out<=0;con<=0;
end
else begincase(state)//状态机用case语句0://上升begind_out<=d_out+1;if(d_out==299)beginstate<=1;endend1://平顶；begin if(con==200)beginstate<=2;    con<=0;endelse begincon<=con+1;endend2://下降begind_out<=d_out-1;if(d_out==1)beginstate<=0;endenddefault://其他未定义的状态beginstate<=0;con<=0;d_out<=0;endendcase
endendmodule

四个状态：上升，平顶，下降，平顶

case(state)//状态机用case语句0://上升begind_out<=d_out+1;if(d_out==299)beginstate<=1;//状态1(上升)跳到状态2(平顶)endend1://平顶；begin  if(con==200)beginstate<=2;    //状态2（平顶）跳到状态3（下降）con<=0;endelse begincon<=con+1;endend2://下降begind_out<=d_out-1;if(d_out==1)beginstate<=3;    //状态3（下降）跳到状态4（平顶）endend3://平顶beginif(con==200)beginstate<=0;   //状态4（平顶）跳到状态1（上升）con<=0;endelse begincon<=con+1;endendendcase

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