2021-06-30

vhdl激励报错，# Time: 0 ps Iteration: 0 Instance: /pa_cpldcoder_vhd_tst/i1 File: D:/PROGTAMME/T800_CPLD/T800_CPLD_V1_0/simulation/modelsim/PA_CPLDcoder.vht Line: 101
FATAL ERROR while loading design
Error loading design
Error: Error loading design
Pausing macro execution
MACRO ./PA_CPLDcoder_run_msim_rtl_vhdl.do PAUSED at line 50*
解决办法，首先Error loading design不知道怎么解决，出现这个错误，要网上看train script，有一句有“Incompatible modes for port "DSP_DATA”和“D:/PROGTAMME/T800_CPLD/T800_CPLD_V1_0/simulation/modelsim/PA_CPLDcoder.vht Line: 101‘
查看代码正好是101行的DSP_DATA问题，注释掉即可，Incompatible modes for port是（端口不兼容模式），目前只能解决modelsim编译通过，还不清楚为啥端口不兼容。

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