quartus仿真33：74161级联实现模60计数器

将60分解成6*10，分别用74161实现模6和模10计数器，再级联成模60计数器
利用OC进位端反相得到的信号输入到置位端，模6计数器的实现15-X+1=6，解得置数端需要准备的数为X=10=1010，模10计数器的实现15-X+1=10，解得置数端需要准备的数为X=6=0110。

观察波形图可以看出，稳定后第一片计数器从10计到15，第二片从6计到15

60同样可以分解成5*12，这种方法需要分解的两个因数小于161的模值16。利用上面方法的思路，OC置数法，模5计数器的实现15-X+1=5，解得置数端需要准备的数为X=11=1011，模10计数器的实现15-X+1=12，解得置数端需要准备的数为X=4=0100。
另外说明一点，分解模值的方法两个模数掉个顺序完全没问题的

先把两片161级联成模256的计数器，再利用整体清零或置数构成模60的计数器
整体置零——从0计数到59=0011_1011，将59这个数翻译成低电平输入到置数端

利用异步清零法，将60=0011_1100信号翻译到清零端
利用OC端置数法，255-X+1=60解得X=196=1100_0100，将数准备在输入端

quartus仿真33：74161级联实现模60计数器相关推荐

级联模60计数器（Verilog HDL语言描述）（仿真与综合）
目录前言模60计数器 Verilog HDL语言描述测试文件仿真波形 RTL Schematic Technology Schematic 前言看这篇文章前,推荐先看看模10计数器和模6计数 ...
数字时钟计数器(内含模60计数器以及8421BCD码计数器设计代码)
目录前言模60计数器 verilog设计代码如下: ISE综合模24的8421BCD码计数器原理 verilog HDL代码测试文件仿真波形数字时钟计数器 verilog HDL代码测 ...
multisim仿真D触发器设计的模六计数器并在数码管显示0-5
D触发器设计的模6计数器设计思路从000计数到101,并用卡诺图进行化简,没有输出为摩尔型用quartus仿真看波形 BCD译码选择74LS48芯片,将D触发器输出Q2Q1Q0对应接到输入管脚C ...
quartus仿真32：74161构成的模7计数器
异步清零法,从0计数到6然后利用过渡态7完成清零操作同步置零法,计数到6时输出一个置位信号,将准备的数字0000输入到计数器中清零和置数的控制端输入相当于对计数数字的译码的过程清零法很遗憾的是有 ...
数字逻辑：模60计数器（使用MAX+plus II 、Verilog语言编写）
代码: module test(clk,reset,min_H,min_L,min_H_cy,min_L_cy); input clk,reset; output [3:0] min_H,min_L; ...
quartus仿真9：74161基本功能
对应西电数电慕课从14讲集成计数器到15讲分频器同步级联与异步级联同步级联RCO1和P2T2相连,当Q3Q2Q1Q0=1111时RCO1=1则Q4=1 异步级联RCO1'=CLK2,毛刺应该造成了 ...
模6计数器以及模10计数器（Verilog HDL语言设计）（Modelsim仿真与ISE综合）
目录前言模6计数器 Verilog HDL语言描述测试文件仿真电路图 RTL Schematic Technology Schematic 模10计数器 Verilog HDL语言描述测试文 ...
对时序逻辑电路采用不同描述方式，ISE综合出来的电路（RTL Schematic）比较（以模5计数器为例）
目录前言行为级描述 Verilog HDL设计代码为: ISE综合 RTL Schematic Technology Schematic 状态机描述状态转移图 Verilog HDL代码测试文件 ...
quartus仿真25：JK触发器构成的模7计数器（分析）
分析是给出电路图分析逻辑功能根据驱动方程写出状态转移方程绘制状态转移表犯得两个错误 Q2Q1‾≠Q2‾⋅Q1‾\overline{Q_2Q_1}\neq\overline{Q_2} \cdot \ ...

quartus仿真33：74161级联实现模60计数器

quartus仿真33：74161级联实现模60计数器相关推荐

最新文章

热门文章