Verilog并行加法树实现

在项目过程中需要用FPGA在尽量少的时钟周期内实现多个数据相加。如果直接用组合的形式实现延迟太高，占用资源也太多，因此考虑基于流水线的并行加法树来实现多个数据相加，主要参考文章https://blog.csdn.net/MmikerR/article/details/106469344，使用Verilog对加法树进行了实现，通过模块的递归调用，实现了任意个数、任意位宽数据的并行加法计算。

整个结构类似于二叉树，每一级将待加数据分成2组，通过递归最后分解为单个数，结合DELAY_STAGES参数的传递实现单枝上数据的延迟，每个节点插入寄存器。每个节点都对其两个子节点的输出进行求和。每一层中间插入寄存器，实现流水作业，同时，根据实际需求也可以通过DELAY_STAGES参数的设置实现不插入寄存器的纯组合形式。对L=7个数进行求和计算过程如下图所示，每个节点的输出表示对L个数求和的结果。

System Verilog的程序参考博客中已经给出了，在转写Verilog的过程中有几点需要注意：

1）generate if的用法

2）二维数组打平

3）参数控制树的深度和求和个数

4）移位寄存器的改写

5）位宽匹配

仿真测试了对256个1bit数相加的结果，计算共用了8个时钟周期。

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