Intel Sandy Bridge/Ivy Bridge架构/微架构/流水线 (3)

Intel Sandy Bridge微架构的指令流水线主要由下列3部分构成：

有序发射前端，负责取指（x86指令）并将其译码为微指令（也叫微操作）。前端给流水线中的后续阶段提供稳定的微指令流，这些微指令流来自于最可能执行到的程序路径。
乱序的超标量执行引擎，负责将微指令分发执行，每周期最多可分发6条微指令。Allocate/Rename单元将微指令重排列成“数据流”顺序；这样，一旦数据流需要的操作数以及执行资源具备，马上即可开始执行。
有序退役单元，确保微指令的执行结果，包括可能产生的处理器异常，能够按照最初的程序设计顺序可见（即更新处理器架构状态，按原始x86指令顺序产生异常）

指令在流水线中的处理流程可以概述为以下几个阶段：

分支预测单元从程序中选择下一个要执行的指令块（注：不是一条指令，而是一个指令块，即“数据流”）。处理器会按下述顺序从存储资源中的查找这个指令块：
1. 译码后微指令缓存
2. 一级指令缓存，通过激活传统的译码流水线（即指令缓存/预译码器/指令队列/复杂与简单译码器/微指令这部分流水线）
3. 如果必要，二级缓存，最后一级缓存LLC，以及存储器
这个代码块对应的微指令被送入重命名/退役部件（注：这是一个部件，不是两个）。重命名结束后，它们按照程序设计顺序被送入调度器，但是会按照“数据流”顺序被执行和回收（de-allocated）。对于同时具备执行条件的微指令，几乎总是尊徐先来先执行的原则。

微指令的执行总是要占用执行资源，这些资源被排列在3个栈中。每个栈中的执行单元与指令的操作数类型相对应（例如整型，浮点型，或SIMD类型）。

在分支指令实际执行时，可以获知分支预测是否失败。分支结果会通知给前端，让前端的译码工作“转向”，继而给执行引擎提供正确的分支路径上的微指令。处理器可以将“分支预测失败之前的工作”与“执行正确的分支路径的工作”重叠执行。

（英文原文如下：）

访存操作会被管理起来并进行重排序，从而获得执行并行性和最大的性能。一级数据缓存未命中时，会（将请求）转发给二级缓存。数据缓存都是非阻塞式的，可以同时处理多个未命中事件。
处理器异常（错误，陷入）在指令退役（或即将退役）时产生并通知给相应的单元。

如果开启了超线程技术，Intel Sandy Bridge微架构的每个处理器核可以支持两个逻辑处理器。

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