EMC-如何改善开关电源电路的EMI特性？-dv/dt和di/dt

开关电源小型化设计中，提高开关频率可有效提高电源的功率密度。但随着开关频率提升，电路电磁干扰（EMI）问题使电源工程师面临了更大的挑战。本文以反激式开关拓扑为例，从设计角度，讨论如何降低电路EMI。

为提高开关电源的功率密度，电源工程师首先想到的办法是选择开关频率更高的MOSFET,通过提高开关速度可以显著地减小输出滤波器体积，从而在单位体积内可实现更高的功率等级。但是随着开关频率的提高，会带来EMI特性的恶化，必须采取有效的措施改善电路的EMI特性

开关电源的功率MOSFET安装在印制电路板上，由于印制电路板上MOSFET走线和环路存在杂散电容和寄生电感，开关频率越高，这些杂散电容和寄生电感更加不能够忽略。由于MOSFET上的电压和电流在开关时会快速变化，快速变化的电压和电流与这些杂散电容和寄生电感相互作用，会导致电压和电流出现尖峰，使输出噪声明显增加，影响系统EMI特性。

由1-1和1-2式可知，寄生电感和di/dt形成电压尖峰，寄生电容和dv/dt形成电流尖峰。这些快速变化的电流和关联的谐波在其他地方产生耦合的噪声电压，因此影响到开关电源EMI特性。下面以反激式开关拓扑为例，对降低MOSFET的dv/dt和di/dt措施进行介绍。

图1 MOSFET噪声源

1 降低MOSFET的dv/dt

图2 MOSFET等效电路

我们关注的是MOSFET特性以及影响这些特性的寄生效应：

1-3中，Rg和Cgd越大，dv/dt越低。1-4中，Coss越低，dv/dt越高。在MOSFET选型中，MOSFET的Coss、Ciss、Crss参数特性，影响开关尖峰大小。

从上述分析中可知，我们可以通过提高MOSFET寄生电容Cgd、Cgs、Cds和增大驱动电阻值Rg来降低dv/dt。

图3 降低MOSFET的dv/dt措施

可以采取以下有效措施：

较高的Cds可以降低dv/dt并降低Vds过冲；但是较高的Cds会影响转换器的效率。可以使用具有较低击穿电压和低导通电阻的MOSFET（这类MOSFET的Cds也较小）。但是如果考虑噪声辐射，则需要使用较大的谐振电容(Cds)。因此提高Cds则需要权衡EMI和效率两者的关系；
较高的Cgd实质上增加了MOSFET在米勒平台的持续时间，可以降低dv/dt。但这会导致增加开关损耗，从而降低MOSFET效率并且会提高其温升。提高Cgd，需要驱动电流也会大幅增加，驱动器可能会因瞬间电流过大而烧毁；建议不要轻易添加Cgd；
在栅极处添加外部Cgs电容，但很少使用此方法，因为增加栅极电阻Rg相对更简单。效果是相同的。

总结

图3总结为降低MOSFET的dv/dt措施总结。MOSFET内部寄生参数（Cgd和Cds）较低时，就可能有必要使用外部Cgd和Cds来降低dv/dt。外部电容的范围为几pF到100pF，这为设计人员提供这些寄生电容的固定值进行参考设计。

2 降低电路中di/dt

图4 降低MOSFET的di/dt措施

图4，MOSFET驱动阶段中存在的各个di/dt部分产生两种效果：

G极、D极、S极处的杂散电感引起的噪声电压；
初级大环路的噪声电压。

可通过下面措施进行改进：

1、增加高频电容减小环路面积

我们可以采取措施减小高频电位跳变点的PCB环路面积。增加高频高压直流电容C_IP是减少PCB环路面积和分离高频和低频两个部分回路有效措施。

2、合理增加磁珠抑制高频电流

为了额外降低di/dt，可以在电路中增加已知的电感，以抑制高频段的电流尖峰和振荡。已知的电感与杂散电感串联，所以总电感值在设计者已知的电感范围内。铁氧体磁珠就是很好的高频电流抑制器，它在预期频率范围内变为电阻，并以热的形式消散噪声能量。

3 推荐测试方案

正确使用和选择测量仪器和测量方法有助快速定位问题根源。调试时采用PWR2000W变频电源提供输入电压，在被测试电路出现异常时可以及时保护电路。普通测试探头容易引入额外寄生电感，造成噪声在普通探头中形成反射，引起振荡，会给测量引入不确定因素。采用我司推出的ZP1500D高压差分探头，其输入阻抗高达10MΩ，CMRR可达80dB以上，适合直接对MOSFET测量。ZDS4000系列示波器为数据挖掘型示波器，具有500M模拟带宽和512M存储深度，完全满足深度噪声测量需求。图5为推荐参考测试方案框图。

图5 MOSFET噪声测试方案

1、MOSFET电流测试波形图

如图5，在G极、S极和RCD电路中分别添加铁氧体磁珠进行优化。使用电流探头ZCP0030和ZDL6000示波记录仪进行测量。在输入110VAC@50Hz/输出100VDC@8A条件下，优化后（通道2蓝色）比优化前（通道1红色），电流尖峰和振荡明显降低。

图6 电流尖峰优化前后对比

2、MOSFET电压测试波形图

在MOSFET的DS极两端并510pF高压电容，测试Vgs和Vds，优化后比优化前的电压尖峰小30V左右，有效降低电压尖峰，有助与减少EMI。

图7 电压尖峰优化前

图8 电压尖峰优化后

4 小结

在电路的关键节点增加电容、磁珠以及在MOSFET外接Cds、增大Rgon等，是降低MOSFET电压尖峰和电流尖峰的有效措施，从而改善电路EMI性能。此外合适的测量仪器设备是电源工程师快速定位问题必不可少的工具，通过科学的测量方法和有效的改善手段，可使低噪高功率密度电源产品快速成型。

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