clock jitter和clock skew

clock jitter时钟抖动：芯片在某个时间点上时钟周期发生暂时性变化，从而导致时钟在不同周期上变长或者变短。也就是时钟的周期不是固定不变的，是指时钟周期的变化值。这个误差是在时钟内部产生的，与时钟的布局布线无关。下入中jitter = T2-T1。

clock skew时钟偏移，是指一个时钟信号由于布线长度及负载不同而导致到达触发器时的时间有偏差。时钟偏移永远存在。

原因分析：由于时钟源达到寄存器所经历的路径的驱动和负载的不同，时钟边沿的位置有差异就造成了skew，而由于晶振本身稳定性、电源以及温度变化等原因造成了时钟频率的变化，也就是jitter

参考：FPGA开发基础-------CLock Jitter 和 Clock Skew（1） - 柯西恒等式 - 博客园

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