iverilog仿真问题
Windows 10
使用
进入控制台
iverilog -o Ex1 Ex_1_1_sim.v Ex_1.v
vvp -n Ex1 -lxt2
gtkwave wave1.vcd
问题
vvp不产生.vcd波形文件
vvp一直在产生波形文件,虽然可以在另一窗口用gtkwave观看,但波形文件体积一直在增大
对于解决办法
- 缺少对应的veriog代码
在仿真文件中加入下面的代码,详情见参考1
initial
begin $dumpfile("wave.vcd"); //生成的vcd文件名称$dumpvars(0, Ex_1_1_sim); //tb模块名称,根据自己的情况修改
end
- 可能是缺少finish语句
initial #0 begin
#200000 $finish;
end
参考
- (1) https://blog.csdn.net/marvellousbinary/article/details/79842347
- https://www.bbsmax.com/A/MyJx27Ppdn/
- https://blog.csdn.net/weixin_43031092/article/details/106658075
- https://verilogguide.readthedocs.io/en/latest/verilog/testbench.html
- https://people.ece.cornell.edu/land/courses/ece5760/Verilog/LatticeTestbenchPrimer.pdf
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