verilog 学习记(如何编写assert)
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我们在编写c代码的时候,一般测试的时候都要用assert进行判断。那么怎么在verilog中进行assert判断呢?大家知道,system verilog是包含有assert语句的,但是raw verilog没有。既然verilog 没有,那么我们可以自己定义一个module,一样可以实现assert的功能。今天在网上看到别人的描述,自己写了一段类似的代码,和大家一起分享一下。希望对大家有所帮助。
// author : feixiaoxing
// date : 2017_01_19
// history:
//module assert(clk, in);// input & output
input clk;
input in;// wire & reg;
wire clk;
wire in;// inner wire & reg/* none */// always clause defined herealways @(posedge clk)
beginif(in !== 1)begin$display("assert happened in %m\n");$finish;end
endendmodule
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