verilog学习记（加法器）

编程语言，光看书其实作用不大的，关键还需要自己进行实践。看书的时候，你觉得自己明白了、弄懂了，等到用modelsim实践的时候还是会出现这样那样的问题。因此，还是希望自己能够不断地训练和练习，这样可以达到熟能生巧的程度。就今天的加法器来说，其实内容还是比较简单的。主要就是数值和进位之间的关系。这些内容在计算机组成原理上面都会提到，关键是自己是否真正掌握。闲话不多说，可以编写一个verilog代码试试。

module add(a, b, in, c, out);input a;input b;input in;output c;output out;assign {out, c} = a + b + in;
endmodule

这里直接用数据流的形式解决。当然，大家可以根据自己的情况选择门电路编写也是可以的，毕竟条条大路通罗马嘛。不多说，继续编写testbench文件，

`timescale 1ns/1nsmodule count_t;reg clk;reg a;reg b;reg in;wire c;wire out;add process(a, b, in, c, out);initialclk = 0;always  forever  #5 clk = ~clk;initialbegina = 0; b = 0; in = 0;#10  a = 0; b = 0; in = 1;#10  a = 0; b = 1; in = 0;#10  a = 0; b = 1; in = 1;#10  a = 1; b = 0; in = 0;#10  a = 1; b = 0; in = 1;#10  a = 1; b = 1; in = 0;#10  a = 1; b = 1; in = 1;end   initialbegin#200 $finish;end   initial$monitor(" out = %d, c = %d\n", out, c);endmodule

我们知道，两个数字相加，此时如果还有进位信息的话，那么就会出现8种情况。如果大家不觉得烦的话，可以把这8种情况都测试一遍。当然如果不想看波形，直接用minitor打印出来也是可以的。

verilog学习记（加法器）相关推荐

verilog学习：加法器
前言之前的文章<verilog学习:使用VCS仿真验证一个全加器>,示范了下全加器,这篇文章就展开说一下加法器. 参考的视频有: [老邱数电]半加器与全加器基础单片机功能这么强,为什么 ...

verilog学习记（加法器）

verilog学习记（加法器）相关推荐

最新文章

热门文章