学习日记

引用“特权同学”在其书中的文字，以激励自己：

理论很重要，实践更重要；理论与实践结合过程中更是需要多思考、多分析、多总结。

一个完整的项目大致应经过以下几步：

分析与综合：综合（synthesis）将RTL设计转变为由FPGA器件中的查找表LUT、触发器FF等各种由底层电路单元组成的网表；在此过程中，综合器会对设计进行优化

约束输入：需要较多的经验累积，表达了设计者期望满足的时序需求

led_flash项目过程：

这里使用的板子是Z7-Lite7010
新建工程完成后…
step1：设计Verilog项目-led_flash.v

module led_flash2(input wire      clk,input wire      rst_n,output  reg     [1:0]   led);//============================//internal singals//============================reg    [27:0]  cnt;  //0.25s counter---声明了一个计数器，用来计数时间，通过该计数器来控制其他逻辑！！wire       add_cnt;wire       end_cnt;//------------cnt--------------always @(posedge clk or negedge rst_n)begin       //往下到52行是计数器的实现代码if(rst_n == 1'b0)begin                        //每个复位时计数器保持为0，复位计数后，每个时钟周期计数器加一，当计数到最大值时，清零计数器并重新开始计数cnt <= 'd0;endelse if(add_cnt)beginif(end_cnt)cnt <= 'd0;elsecnt <= cnt+1'b1;end
endassign add_cnt = 1;
assign end_cnt = add_cnt && cnt == 10_000_000 - 1;
//-------------led--------------
always @(posedge clk or negedge rst_n)begin    // 此always块是led流水灯的操作，才复位时，led的最低位有效，每当计数器计数最大值的时候，led完成移位if(rst_n == 1'b0)begin                     //这里使用位拼接的方式来完成led的移位操作led <= 2'b10;  //reset stateendelse if (end_cnt)beginled <= {led[0],led[1]};endelse beginled <=led; //keep the stateendend
endmodule

step2：分析和综合检验代码是否有错误
step3：输入管脚约束–此处应该有两种约束方法，手动添加I/O管脚约束或代码完成约束

set_property -dict {PACKAGE_PIN U12 IOSTANDARD LVCMOS33} [get_ports {led[1]}]
set_property -dict {PACKAGE_PIN P15 IOSTANDARD LVCMOS33} [get_ports {led[0]}]
set_property -dict {PACKAGE_PIN N18 IOSTANDARD LVCMOS33} [get_ports clk]
set_property -dict {PACKAGE_PIN P16 IOSTANDARD LVCMOS33} [get_ports rst_n]

遇到的问题及解决方法：

（1）Vivado版本不匹配导致的管脚约束问题
学习手册上的编译环境是Vivado18.3，而笔者我使用的编译环境是Vivado19.2在编译管脚约束时，学习手册给的代码是：

##########clock define###################
#create_clock -period 20.000[get_ports clk]
#set_property PACKAGE_PIN N18 [get_ports clk]
#set_property IOSTANDARD LVCMOS33[get_ports clk]##########key define######################
#set_property PACKAGE_PIN P16[get_ports rst_n]
#set_property IOSTANDARD LVCMO33[get_ports rst_n]##########LED define######################
#set_property PACKAGE_PIN P15[get_ports {led[0]}]
#set_property PACKAGE_PIN U12[get_ports {led[1]}]#set_property IOSTANDARD LVCMOS33[get_ports rst_n]
#set_property IOSTANDARD LVCMOS33[get_ports {led[*]}]
#set_property IOSTANDARD LVCMOS33[get_ports clk]

在编译时会发生奇怪的管脚约束不Connect的问题，

[DRC UCIO-1] Unconstrained Logical Port: 1 out of 5 logical ports have no user assigned specific location constraint (LOC). This may cause I/O contention or incompatibility with the board power or connectivity affecting performance, signal integrity or in extreme cases cause damage to the device or the components to which it is connected. To correct this violation, specify all pin locations. This design will fail to generate a bitstream unless all logical ports have a user specified site LOC constraint defined. To allow bitstream creation with unspecified pin locations (not recommended), use this command: set_property SEVERITY {Warning} [get_drc_checks UCIO-1]. NOTE: When using the Vivado Runs infrastructure (e.g. launch_runs Tcl command), add this command to a .tcl file and add that file as a pre-hook for write_bitstream step for the implementation run. Problem ports: led[1:0]、clk and rst_n.

在一顿手动操作都无果的情况下，参考达芬奇pro在Vivado19.2编译环境下编写管脚约束的代码进行改写，解决了该问题！

（2）下载验证时发生的Not Programmed
若能够成功生产Bitstream文件但在下载比特流时发生该问题可能的原因有以下:

板子坏了，这时候可以检查各个BIT的参数是否正常，此处参考：https://blog.csdn.net/woshiyuzhoushizhe/article/details/98207136

最起初选择开发板的时候没选对，emmmm就是我犯了如此愚蠢的错误

小白菜狗的第一篇记录学习Blog，一定要坚持下去呀~ 欢迎大家交流！
酱捏。

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