Verilog(2):与或非运算
位运算符
按位运算的运算符是位运算符,原来的操作数有几位,结果就有几位,若两个操作数位数不同,则位数短的操作数左端会自动补.。
- 按位取反:~
- 按位与:&
- 按位或:|
- 按位异或:^
- 按位同或:^~ 或者 ~^
缩位运算符(归约运算符)
缩位运算符是单目运算符,按位进行逻辑运算,结果是一位值。
- 与缩位运算符:&
- 或缩位运算符:|
- 异或缩位运算符:^
- 与,或,异或和非运算符组合的复合运算符:&,|,~^
逻辑运算符(逻辑关系运算)
- 逻辑与:&&
- 逻辑或:||
- 逻辑非:!
其中逻辑与和逻辑或是双目运算符,而逻辑非是单目运算符。
如果操作数是多位的,则将操作数看做整体。
- 若操作数中每一位都是0值,则为逻辑0值;
- 若操作数当中有1,则为位逻辑1值。
为什么会想到写这篇文章呢?
在HDLBits上有这样一道题目,
当时在考虑输出信号out_or_logical时错误的将逻辑运算符和缩位运算符混肴了。
所以有了下面这种不正确的题解。
module top_module( input [2:0] a,input [2:0] b,output [2:0] out_or_bitwise,output out_or_logical,output [5:0] out_not
);assign out_or_bitwise = a|b;assign out_or_logical = (|a) | (|b);assign out_not[5:0] = {~b,~a};
endmodule
其实应该是这样子的。
module top_module( input [2:0] a,input [2:0] b,output [2:0] out_or_bitwise,output out_or_logical,output [5:0] out_not
);assign out_or_bitwise = a|b;assign out_or_logical = a||b;assign out_not[5:0] = {~b,~a};
endmodule
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