MCU学习笔记

ARM Cortex M0

1. ARM的CPU core 的基本概念
2. ARM Cortex M0组成架构
3. Cortex-M0 Processo

1. ARM的CPU core 的基本概念

A系列：手机上应用;应用于high end application processor; cortex_A5, cortex_A8,
cortex_A9, cortex_A19等
R系列：路由器，汽车等; 应用于高性能的实时系统（high performance real-time system）ARM9E
series: cortex_R4F, cortex_R4
M系列：家电，IOT，便携式低功耗设备; ARM7TDMI; cortex_M0, cortex_M1, cortex_M3,
cortex_M4

2. ARM Cortex M0组成架构

ARM V6 architecture的Thumb instruction set指令集
ARM V7 architecture的：memory map, Programmer’s model, exception model, thumb-2 system
Core sight debug architecture的：serial-wire and debug control

3. Cortex-M0 Processor

wakeup interrupt controller(WIC): 连接power management interface, 用于低功耗，微控制器可以进入待机模式，同时处理器的多数部分掉电。WIC可在NVIC和处理器不活动时执行中断屏蔽功能。检测到中断请求，WIC通知电源管理部分，给系统上电，NVIC和处理器继续处理中断的剩余部分。（可配置）
Nested Vector Interrupt Controller(NVIC): 嵌入式向量中断控制器，从外部接收中断请求，最多可以接收32个中断请求信号，和1个 NMI（不可屏蔽的中断）；可以比较中断请求和当前优先级之间的关系，自动处理嵌套中断。处理后，再与处理器进行通信。（可配置）
processor core： M0核心模块
Debug subsystem: 调试子系统，包括调试控制，程序断点，数据监视点的各种模块，debug时，处理器内核处于暂停状态，开发人员可以检查处理器的状态。（可配置）
JTAG/SWD（serial-wire debug interface）：JTAG/串行线接口单元，提供总线系统和debug功能。根据Coresight调试架构要求，独立于处理器设计。
JTAG协议：4针（包含测试信号，5针），一般用于IC和PCB测试。
串行线协议：2根线
Internal Bus System: 内部总线系统，32位字宽
AHB LITE bus interface: 连接存储系统（memory），和外设（peripherals）, 32位数据传输. 符合ARM开发以及AMBA规范。

参考资料：《ARM+Cortex-M0权威指南》
【注】：个人学习笔记，如有错误，望不吝赐教，这厢有礼了~~~

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