TestBench 基本写法与框架

Verilog硬件描述语言在数字电路的设计中使用的非常普遍，无论是哪种语言，仿真都是必不可少的。而且随着设计复杂度的提高，仿真工具的重要性就越来越凸显出来。在一些小的设计中，用TestBench来进行仿真是一个很不错的选择。VHDL与Verilog语言的语法规则不同，它们的TestBench的具体写法也不同，但是应包含的基本结构大体相似，在VHDL的仿真文件中应包含以下几点：实体和结构体声明、信号声明、顶层设计实例化、提供激励；Verilog的仿真文件应包括：模块声明、信号声明、顶层设计实例化、提供激励。大致思想都是相似的。

　　简单的说，TestBench就是一种验证手段，从软件层面对设计的硬件电路进行仿真。具体来讲，一般是在你的仿真文件里，产生激励信号，作用于被仿真的设计文件DUT（Design Under Test），产生相应的输出，然后根据输出信号检验设计的电路是否存在问题或者存在哪些问题。

　　下面以FPGA板中驱动流水灯的一段程序为例，简单介绍一下两种语言的TestBench的编写。

 1 module led_run(clk,rst,led);2   input  clk,rst;3   output reg [7:0] led;4   reg [25:0] clk_cnt;5   reg clk_tmp;6   reg [3:0] temp;7   8   always@(posedge clk or negedge rst)9   begin
10     if(!rst)
11       begin
12         clk_cnt<=26'd0;
13         clk_tmp<=1'b1;
14       end
15     else
16       begin
17         if(clk_cnt==26'b11111111111111111111111111)
18           begin
19             clk_cnt<=26'd0;
20             clk_tmp<=~clk_tmp;
21           end
22         else
23           clk_cnt<=clk_cnt+1'b1;
24       end
25   end
26
27   always@(posedge clk_tmp or negedge rst)
28   begin
29     if(!rst)
30       temp<=4'd15;
31     else
32       temp<=temp+1'b1;
33   end
34
35   always@(temp)
36   begin
37     case(temp)
38       4'd0 :led<=8'b11111110;
39       4'd1 :led<=8'b11111100;
40       4'd2 :led<=8'b11111000;
41       4'd3 :led<=8'b11110000;
42       4'd4 :led<=8'b11100000;
43       4'd5 :led<=8'b11000000;
44       4'd6 :led<=8'b10000000;
45       4'd7 :led<=8'b00000000;
46       4'd8 :led<=8'b00000001;
47       4'd9 :led<=8'b00000011;
48       4'd10:led<=8'b00000111;
49       4'd11:led<=8'b00001111;
50       4'd12:led<=8'b00011111;
51       4'd13:led<=8'b00111111;
52       4'd14:led<=8'b01111111;
53       4'd15:led<=8'b11111111;
54       default:;
55     endcase
56   end
57
58 endmodule

　　上面是一段流水灯的代码，控制8位流水灯依次点亮，再依次熄灭。第一个always语句完成分频功能，第二个always语句用于计数，共16个值，第三个always语句根据计数的值选择LED灯的状态。其中clk、rst分别为时钟和复位信号，led为驱动流水灯的输出信号。接下来针对这一设计编写其TestBench文件。

 1 /************TestBench*************/2 module tb_led_run;3   reg clk,rst;4   wire led;5   6   initial7   begin8     rst=1;9     #30 rst=0;
10     #40 rst=1;
11   end
12
13   initial
14   begin
15     clk=1;
16     forever #20 clk=~clk;
17   end
18
19   led_run led1(.clk(clk),.rst(rst),.led(led));
20 endmodule

　　由于只需要时钟和复位信号即可，故在其仿真文件并不复杂，建立测试模块，进行信号声明，在两个initial中分别提供clk和rst信号，最后进行例化。当然注意一点，在仿真时要把分频模块去掉，或者将分频系数改小，否则仿真时不容易观察波形。下面是在Modelsim中仿真得到的波形（分频模块改为2分频）。

　　总结起来，Verilog的TestBench有着相对固定的写法：

module test_bench;端口声明语句initialbegin产生时钟信号endinitialbegin提供激励源end例化语句
endmodule

　　最主要的是在initial语句中进行激励的生成，这要根据具体的设计来分析。

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