#includemain()

{

int i;

float s;

for(i=0;i<256;i++)

{

s=i;

printf("%d :%d;\n",i,s);

}

}

以sj.c保存。

其次，把上述程序编译后，会生成EXE文件，在DOS命令行下分别执行以下命令：

zx > zx.mif;

sj > sj.mif;

将生成的*.mif 文件，再加上.mif文件的头部说明即可。

.mif文件的头部说明如下所示：

WIDTH=8;

DEPTH=256;

ADDRESS_RADIX=DEC;

DATA_RADIX=DEC;

CONTENT BEGIN

……

……(数据略去)

END;

2、 在设计信号发生器前，必须首先完成存放波形数据ROM的设计。设计步骤如下：

1) 打开QUARTUS Ⅱ。在files菜单中选择new产生一个对话框，选择Block Diagram/Schematic File 项，会生成一个*.bdf文件，双击文件空白处，

跳出symbol窗口，在改窗口下选择megafunctions>storage>lpm_rom。

2) 在跳出的 MegaWizard Plug-In Manager中选

择VHDL，路径保存在D：\chengxv\中

3) 在parameter settings 窗口中，选择currently selected device family :cyclone.选择ROM控制线、地址线和数据线。在弹出的对话框中选择地址线位宽和ROM中数据数分别为8和64；选择地址锁存控制信号dual clock。在对话框的“What should the RAM…”栏选择默认的Auto。

4) 单击NEXT，将此界面数据如图设置

5) 单击Next按钮，选择BROWSE，选择利用C做成的MIF文件，将此模块命名为ROM0，再单击Finish 按钮后完成ROM0定制。

6) 打开此文件可以看到其中调用初始化数据文件的语句为：init_file => ".mif"。最后生成的ROM0元件文件如源代码1所示.

六、 源代码：

1)、源代码1如下所示：

LIBRARY ieee;

USE ieee.std_logic_1164.all;

LIBRARY altera_mf;

USE altera_mf.all;

ENTITY ROM0 IS

PORT

(

address: IN STD_LOGIC_VECTOR (5 DOWNTO 0);

inclock: IN STD_LOGIC ;

q: OUT STD_LOGIC_VECTOR (7 DOWNTO 0)

);

END ROM0;

ARCHITECTURE SYN OF ROM0 IS

SIGNAL sub_wire0: STD_LOGIC_VECTOR (7 DOWNTO 0);

COMPONENT altsyncram

GENERIC (

address_aclr_a: STRING;

init_file: STRING;

intended_device_family: STRING;

lpm_hint: STRING;

lpm_type: STRING;

numwords_a: NATURAL;

operation_mode: STRING;

outdata_aclr_a: STRING;

outdata_reg_a: STRING;

widthad_a: NATURAL;

width_a: NATURAL;

width_byteena_a: NATURAL

);

PORT (

clock0: IN STD_LOGIC ;

address_a: IN STD_LOGIC_VECTOR (5 DOWNTO 0);

q_a: OUT STD_LOGIC_VECTOR (7 DOWNTO 0)

);

END COMPONENT;

BEGIN

q <= sub_wire0(7 DOWNTO 0);

altsyncram_component : altsyncram

GENERIC MAP (

address_aclr_a => "NONE",

init_file => "../../ad.mif",

intended_device_family => "Cyclone",

lpm_hint => "ENABLE_RUNTIME_MOD=NO",

lpm_type => "altsyncram",

numwords_a => 64,

operation_mode => "ROM",

outdata_aclr_a => "NONE",

outdata_reg_a => "UNREGISTERED",

widthad_a => 6,

width_a => 8,

width_byteena_a => 1

)

PORT MAP (

clock0 => inclock,

address_a => address,

q_a => sub_wire0

);

END SYN;

2)、顶层设计代码：

LIBRARY IEEE;

USE IEEE.STD_LOGIC_1164.ALL;

USE IEEE.STD_LOGIC_UNSIGNED.ALL;

ENTITY ADC IS

PORT ( CLK:in STD_LOGIC;

DOUT:OUT STD_LOGIC_VECTOR(7 DOWNTO 0);

key:in STD_LOGIC

);

END ;

ARCHITECTURE DACC OF ADC IS

COMPONENT ROM0

PORT(address: IN STD_LOGIC_VECTOR(7 DOWNTO 0);

inclock: IN STD_LOGIC;

q: OUT STD_LOGIC_VECTOR(7 DOWNTO 0)

) ;

END COMPONENT;

COMPONENT ROM1

PORT(address: IN STD_LOGIC_VECTOR(7 DOWNTO 0);

inclock: IN STD_LOGIC;

q: OUT STD_LOGIC_VECTOR(7 DOWNTO 0)

) ;

END COMPONENT;

SIGNAL CLK1:STD_LOGIC;

SIGNAL Q0:STD_LOGIC_VECTOR(3 DOWNTO 0);

SIGNAL Q1:STD_LOGIC_VECTOR(7 DOWNTO 0);

SIGNAL Q2:STD_LOGIC_VECTOR(7 DOWNTO 0);

SIGNAL Q3:STD_LOGIC_VECTOR(7 DOWNTO 0);

BEGIN

PROCESS(CLK)

BEGIN

IF CLK'event and CLK='1'

THEN

IF Q0Q1,q=>Q2,inclock=>CLK);

u1:ROM0 PORT MAP(address=>Q1,q=>Q3,inclock=>CLK);

process(key)

begin

if key='1' then DOUT<=Q2;

else DOUT<=Q3;

END IF;

END PROCESS;

END ;

3)为此顶层设计创建一项工程，工程名和实体名都是adc。

4)全程编译一次后进入时序仿真测试。由波形可见，随着每一个时钟上升沿的到来，输出端口将正弦波数据依次输出。

5)硬件测试。选择电路模式5，则时钟CLK接实验箱的clock0 。将dout(0)…dout(7)分别锁定于实验系统上与DAC0832相接的I/O口：PIO24、PIO25、PIO26、PIO27、PIO28、PIO29、PIO30、PIO31。编译下载adc.sof后，打开电压开关，将CLK的时钟通过实验箱上clock0的跳线选择频率为12MHZ，再将示波器接于实验箱的两个挂钩上就能观察波形的输出情况了。

七、 仿真波形图：

八、 引脚锁定：

九、 设计结果：

Clock0=12MHZ,输出频率为：f=47KHZ,周期为：T=21us

十、 设计体会：

在本次设计的过程中，我在编译过程中出现问题，第一个问题出在建立.mif格式文件中，没有将生成的sdata.mif文件加上.mif文件的头部说明。.mif文件的头部说明如下所示：

WIDTH=8;

DEPTH=1024;

ADDRESS_RADIX=DEC;

DATA_RADIX=DEC;

CONTENT BEGIN

0:127;

1:130;

……(数据略去)

1023:124;

END;

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