Verilog训练笔记(1)——非重叠序列检测

非重叠序列检测器
1.要求：
(1)检测非重叠的4位1101序列，当检测到一次该序列时o_en信号拉高一个时钟周期，o_cnt信号加一；
(2)o_cnt信号最大值为7
(3)当i_valid拉高时为信号到来的标志
2.TestBench要求：
(1)生成序列11101-101101-1011101
(2)结果可以检测出3个1101非重叠序列
3.模块接口：
module sequencer(
//System Signal
input clk, //系统时钟
input rst_n, //系统复位（低电平）
//Interface====
input i_valid, //信号有效位
input i_data, //信号位
output o_en, //序列检测有效位
output[2:0] o_cnt //序列有效数计数器
);
4.训练意义：
(1)FSM的设计
(2)三段式FSM语法练习

训练总结：
1、if-else语句有先后顺序之分，在此设计中没有需要明确先后顺序的需求，因此能用case写法的都写成case
2、三段式状态机的第二段（状态转移）要写成组合逻辑
3、三段式状态机的第二段case前加入一行state_next = state_cur可以有效避免因为状态转移情况没有列写完全而导致系统综合出锁存器的情况

Verilog Code

// *********************************************************************************
// Project Name : Sequencer
// Email        : 277808516@qq.com
// Create Time  : 2020/8/21
// File Name    : sequencer.v
// Module Name  : sequencer
// Abstract     : Yang Cheng Yu
// editor        : Notepad++
// *********************************************************************************
// Modification History:
// Date         By              Version                 Change Description
// -----------------------------------------------------------------------
// 2020/8/21    杨成煜           1.0                     Original
//
// *********************************************************************************
//`timescale      1ns/1ns//==================defines=====================
`define SIM
module  sequencer(//================System Signal================input      clk,            //系统时钟input     rst_n,          //系统复位（低电平）//================Interface====================input       i_valid,        //信号有效位input        i_data,         //信号位output     o_en,           //序列检测有效位output[2:0]    o_cnt           //序列有效数计数器
);//================parameters===================`ifndef SIM`else`endif//================System regs==================//=====================缓存寄存器列表=====================reg                  i_valid_reg;reg                 i_data_reg; //================Main Codes===================//输入信号打一拍always   @(posedge clk)begini_data_reg <= i_data;i_valid_reg <= i_valid;end//FSM 定义localparam               S_IDLE      =  4'b0000;localparam             S_D0        =  4'b0001;localparam             S_D1        =  4'b0010;localparam             S_D2        =  4'b0100;
//  localparam              S_SES       =  4'b1000;reg    [3:0]               state_cur               ;reg    [3:0]               state_next              ;//===========================FSM 第一段=================================always    @(posedge clk)beginif(rst_n==1'b0)state_cur <= S_IDLE;elsestate_cur <= state_next;end//===========================FSM 第二段=================================always @(*)beginstate_next = state_cur;case(state_cur)S_IDLE:beginif(i_valid_reg)case(i_data_reg)1'b1:state_next = S_D0;//检测到第一位11'b0:state_next = S_IDLE;//检测到第一位0default:state_next = state_cur;endcase  elsestate_next = S_IDLE;//数据没来endS_D0:beginif(i_valid_reg)case(i_data_reg)1'b1:state_next = S_D1;//检测到第二位11'b0:state_next = S_IDLE;//检测到第二位0，非所需序列，重新一次检测default:state_next = state_cur;endcaseelsestate_next = state_cur;endS_D1:beginif(i_valid_reg)case(i_data_reg)1'b1:state_next = S_D1;//检测到第三位1，仍保持状态1'b0:state_next = S_D2;//检测到第三位0，为所需序列default:state_next = state_cur;endcaseelsestate_next = state_cur;endS_D2:beginif(i_valid_reg)case(i_data_reg)1'b1:state_next = S_IDLE;//成功检测到一次序列1'b0:state_next = S_IDLE;//非所需序列，重新一次检测default:state_next = state_cur;endcaseelsestate_next = state_cur;enddefault:state_next = state_cur;endcaseend//===========================FSM 第三段=================================reg                      o_en_reg;reg    [2:0]               o_cnt_reg;assign o_cnt = o_cnt_reg;assign o_en = o_en_reg;always  @(posedge clk)beginif(rst_n==1'b0)o_en_reg <= 1'b0;else case(state_cur)S_D2:beginif(i_valid_reg&i_data_reg)o_en_reg <= 1'b1;elseo_en_reg <= 1'b0;enddefault:o_en_reg <= 1'b0;endcase        endalways   @(posedge clk)beginif(rst_n==1'b0)o_cnt_reg <= 3'd0;else if(o_cnt_reg==3'd7)o_cnt_reg <= 3'd7;else case(state_cur)S_D2:beginif(i_valid_reg&i_data_reg)o_cnt_reg <= o_cnt_reg + 1'b1;elseo_cnt_reg <= o_cnt_reg;enddefault:o_cnt_reg <= o_cnt_reg;endcase     endendmodule

TestBench Verilog Code

// *********************************************************************************
// Project Name : Sequencer
// Email        : 277808516@qq.com
// Create Time  : 2020/8/21
// File Name    : tb_sequencer.v
// Module Name  : tb_sequencer
// Abstract     : Yang Cheng Yu
// editor        : Notepad++
// *********************************************************************************
// Modification History:
// Date         By              Version                 Change Description
// -----------------------------------------------------------------------
// 2020/8/21    杨成煜           1.0                     Original
//
// *********************************************************************************`timescale 1ns/1ns     //时间精度
`define clock_period 20    //时钟周期
module tb_sequencer;    //实体名称//=====================<系统端口>=============================
reg                 clk;
reg                 rst_n;//=====================<外设端口>=============================
reg                 i_valid;
reg                 i_data;
wire                o_en;
wire [2:0]          o_cnt;sequencer sequencer_inst(//================System Signal================.clk          (clk),.rst_n            (rst_n),//================Interface====================.i_valid     (i_valid),.i_data           (i_data),.o_en          (o_en),.o_cnt           (o_cnt)
);//=====================<时钟信号>=============================
initial beginclk = 1;forever#(`clock_period/2)    clk = ~clk;
end//=====================<复位信号>=============================
initial beginrst_n = 0;#(`clock_period*20+1);rst_n = 1;
end//=====================<激励信号>=============================
initial begini_data = 0;i_valid = 0;#(`clock_period*20+1);//初始化//===================1===================i_valid = 1;i_data = 1;#(`clock_period);i_valid = 0;#(`clock_period);//===================1===================//===================1===================i_valid = 1;i_data = 1;#(`clock_period);i_valid = 0;#(`clock_period);//===================1===================//===================1===================i_valid = 1;i_data = 1;#(`clock_period);i_valid = 0;#(`clock_period);//===================1===================//===================0===================i_valid = 1;i_data = 0;#(`clock_period);i_valid = 0;#(`clock_period);//===================0===================//===================1===================i_valid = 1;i_data = 1;#(`clock_period);i_valid = 0;#(`clock_period);//===================1===================//===================1===================i_valid = 1;i_data = 1;#(`clock_period);i_valid = 0;#(`clock_period);//===================1===================//===================0===================i_valid = 1;i_data = 0;#(`clock_period);i_valid = 0;#(`clock_period);//===================0===================//===================1===================i_valid = 1;i_data = 1;#(`clock_period);i_valid = 0;#(`clock_period);//===================1===================//===================1===================i_valid = 1;i_data = 1;#(`clock_period);i_valid = 0;#(`clock_period);//===================1===================//===================0===================i_valid = 1;i_data = 0;#(`clock_period);i_valid = 0;#(`clock_period);//===================0===================//===================1===================i_valid = 1;i_data = 1;#(`clock_period);i_valid = 0;#(`clock_period);//===================1===================//===================1===================i_valid = 1;i_data = 1;#(`clock_period);i_valid = 0;#(`clock_period);//===================1===================//===================0===================i_valid = 1;i_data = 0;#(`clock_period);i_valid = 0;#(`clock_period);//===================0===================//===================1===================i_valid = 1;i_data = 1;#(`clock_period);i_valid = 0;#(`clock_period);//===================1===================//===================1===================i_valid = 1;i_data = 1;#(`clock_period);i_valid = 0;#(`clock_period);//===================1===================//===================1===================i_valid = 1;i_data = 1;#(`clock_period);i_valid = 0;#(`clock_period);//===================1===================//===================0===================i_valid = 1;i_data = 0;#(`clock_period);i_valid = 0;#(`clock_period);//===================0===================//===================1===================i_valid = 1;i_data = 1;#(`clock_period);i_valid = 0;#(`clock_period);//===================1===================
end endmodule

ModelSim Wave