最近在折腾BCD码生成器的时候，发现个玄学错误
在进行与芯片无关的RTL仿真时，一切功能正常。而当进行门级仿真和实物运行的时候，发现Data flip-flop输出都是0.今早翻了下警告，发现其实软件早就报警告把4位BCD码输出端口拉低了。

Warning (13024): Output pins are stuck at VCC or GND
Warning (13410): Pin “OUTPUT_A” is stuck at GND
Warning (13410): Pin “OUTPUT_B” is stuck at GND
Warning (13410): Pin “OUTPUT_C” is stuck at GND
Warning (13410): Pin “OUTPUT_D” is stuck at GND

最后定位了下错误，考虑是这里的问题。

但是奇怪了，我这个RD是来源于Decimal counter的输出，唯有SD是通过内部拉低的。

最终我发现，我的写法有问题。这个应该是个时序逻辑，我写成组合逻辑了。所以导致RTL仿真组合逻辑没问题，门级仿真，组合逻辑就出问题了。

后面改成时序逻辑后，程序运行正常

以下为修改后的verilog程序

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最终我发现，我的写法有问题。这个应该是个时序逻辑，我写成组合逻辑了。所以导致RTL仿真组合逻辑没问题，门级仿真，组合逻辑就出问题了。

后面改成时序逻辑后，程序运行正常

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